Vivado工程时序违背_timing 38-246

        此篇博客在于记录vivado中报时序出错，尝试找方法改善、消除此问题。下面就工程中遇到的情况进行总结（持续更新）：昨晚网上找到"vivado时序问题分析"（链接：https://wenku.baidu.com/view/e31e471a783e0912a2162ab3.html）文档，提及造成时序问题的成因有：1）约束不完整-70%；2）路径过长-20%；3）逻辑过深-5%；4）不正确的过约束-5%。解决方法对应分别是：1）约束主时钟；跨时钟域的约束；2）Pipeline设计；3）修改逻辑；使用Pipeline；4）删除过约束部分。看完后只留下一个概念：绝大多数时序约束问题都是由于约束不完整。

        1.xdc约束问题

        注：手头有两个工程，一份是当时开发PCIe工程（时序正常），另一份是加上工程其他功能模块的工程（时序违背）。

                                                                           图1：PCIe工程时序报告（setup_time）

                                                                            图2：完整工程时序报告（setup_time）

        想彻底消除那个失败的节点，对比两个工程PCIe部分的工程代码，发现两者的pipe_clock模块不一样，后者的pipe_clock模块被我整理过了，为了对比是否是我整理出的问题，我把前者的pipe_clock模块加载到后者的工程，发现这份完整工程中还是会报两个时序违背的路径（一条内联时钟路径+一条互联时钟路径，见下图3,