SNPS Timing Constraints and Optimization学习记录_set max delay

前言：

       首先还是要多废话一句，synopsys的官方timing_constrain_and_optimize_user_guide手册非常好用。

1：set_max/min_delay

       在timing_exception章节中：

 是这么描述的，使用set_max_delay/set_min_delay指定的值覆盖默认的建立和保持时间。

       然后手册进一步进行了解释，默认情况下，工具通过考虑启动和捕获时钟边缘时间来计算允许的最大和最小路径延迟。使用set_max_delay或set_min_delay命令，可以用自己的指定的时间值覆盖默认的最大或最小时间。

      还举了一个例子，要将寄存器REGA和REGB之间的最大路径延迟设置为12，使用以下命令。

     用上面的命令工具会忽略掉clock（lauch 和 capture edge）的关系，REGA到REGB 路径的延迟如果大于12 unit - setup ，path就认为违例了，就会报timing violation。

同理：

不多说了，懂了吗？ 

2：set_clock_sense

（待更新） 

3：path group

定义：
       

设计的时序路径被组织成group的形式，默认情况下，设计中每个时钟域有一个path group。

作用：

        设计path group中的所有path都会经过优化，从violation最大的path（即critical path）开始优化，在violation 最大path被优化完以后，开始优化第二差的path，直到group中所有的path violation被优化到0，或者直到一个更好的优化方案被发现。举个例子，一个设计中有两个CLK，那么两个CLK域就被分为两个path group，dc会依次进行优化，你可以选择性的切分group中的path用来控制优化的聚焦点。比如，假如你不清楚input delay该约束多少，那你可以把input - to -register path设定为一个separate path，这样的话input - to -register path就会与group中的其他path分开优化。

命令：

上面这三个命令将input to register register to output 和 input to output 从path group中分隔开。【register to register 的path还是保留在默认的CLK path group中】

 

通过这种路径分组，在优化输入相关或输出相关定时路径时遇到的任何问题都不会影响寄存器到寄存器路径的优化。

此外，report_timing命令分别报告每个路径组中的最差路径，因此你可以分别从输入相关路径和输出相关路径中找出最差的寄存器到寄存器路径。

举例：

如上述命令所示：

        你也可以设置每条约束的权重，这样综合工具就会在优化目标时进行对应的 “努力”， -weight的默认值是1（即你不加-weight就是1），higher the weighting， higher the effort。上面例子中就是设置register to register 5，input to register 2，其他的没有设置就是1。

类似的，开发人员还可以通过命令- critical_range 设置critical path的slake 范围。综合工具就会“想办法”将critical path的timing 优化到设定的范围内。

4：set path margin

学习set path margin首先要清楚一个概念，setup time 分析时 T data 和 T capture clk要满足的关系：Tcap + Tskew > T data + T clk_launch，而path margin这里就是调整的是Tskew嘛：

set_path_margin -/+2.0 -setup -from [get_ports xxx] -to [get_ports xxx]  

比如：

设置：

再次report path timing：

可以看到path margin变为了0.5，Tskew 变大了。 

这里的 -表示放松，+表示收紧。