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ddr3 ip核生成及配置
初始是的仿真环境
打开文件目录
将上述4个文件都导入(尤其是sim_tb_top.v与wiredly.v)
理解:sim_tb_top中调用了example_top模块(官方自带)。example_top模块可以理解成正常的使用ddr3 ip核的module,
这里我们可以换成我们自己使用的module(m_ddr3_cache.v)。sim_tb_top中还包含了外部模拟的ddr3器件。
若自己的module(m_ddr3_cache.v)中包含其他ip,只需在工程中生成ip即可,仿真调用时无需再配置。
仿真时序图
也可以尝试使用vivado联合modelsim仿真
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