以太网例程_紫光同创PGL22G开发平台试用连载（3）以太网测试工程二

续前一篇博文，经过多次对PANGO工具的参数进行修改的尝试，在资源占用率为(LUT-70.02%，Register-36.34%，DRM18K-15.63%，I/O-15.42%)的情况下，整个设计采用125MHz频率的结果无法达到。而相同的工程下，系统采用100MHz、局部125MHz的结果是可以的。好了，这对于我的以太网测试工程是足够的，时钟系统就按照这个来。这里还是需要强调的是，PGL22G芯片肯定是可以在125MHz或更高的时钟频率下工作的，我这里是采用了之前的一些现有设计，没有进行优化的结果。

在开始测试前，还有一个重要的问题就是RGMII接口时序的约束(特别是接收)。提供的以太网测试例程里面的RGMII是没有约束的(但是测试好像没有问题)。测试第一步在提供的例程上修改，对接收数据的以太网帧的CRC进行监控，然后在外部使用发包设备进行大流量数据包的发送，测试结果发现接收数据包果然是有CRC错误计数。

根据PHY芯片datasheet说明及开发板的硬件配置，RGMII源同步接收信号在输入到FPGA时，数据相对于时钟的setup和hold时间均为1.0ns，因此RGMII输入约束如下：