使用verilog实现基于FPGA的TDC设计_使用verilog实现基于fpga的时间到数值转换器(tdc)设计

verilog实现TDC，高精度时间数字转换器
时间数据转换器(TDC)常被用于测量时间间隔，被广泛应用于飞行时间测量领域。
分别在xilinx和altera的FPGA上实现TDC，下面有实现截图和仿真验证截图；
设计中使用到下述几个模块，包括FIFO，COUNT等，在xilinx下也使用到了一些原语等。下面有实现的顶层模块代码和仿真截图等。

顶层模块设计如下：
module top(
input wire start,
input wire stop,
input wire clk,
output wire TxD
);
wire done;
reg wr_fifo,flag1,flag2,flag3;
wire [9:0]op_fc1;
wire [9:0]op_fc2;
wire [15:0]op_cc;
reg [15:0] counter;
wire [63:0]dout;
wire transmit;
initial
begin
wr_fifo=0;
flag1=0;
flag2=0;
flag3=0;
counter=0;
end

Hybrid_Counter uut1(
.start(start),
.stop(stop),
.clk(clk),
.op_fc1(op_fc1),
.op_fc2(op_fc2),
.op_cc(op_cc)
//.done(done)
);

fifo uut2(
.clk(clk),
.op_fc1(op_fc1),
.op_fc2(op_fc2),
.op_cc(op_cc),