04_LATTICE入门篇之仿真_lattice怎么导出rtl

上一篇完成了开发环境的准备，这篇分享一下使用diamond进行仿真，因为之前已经介绍过创建项目和项目文件，这篇不再赘述。

1、写verilog和testbench文件(激励文件)。

这是一门学问，不是这里一句话能说清楚的，有一些优质的电纸书可以推荐。

“ Verilog数字VLSI设计教程__李林 编著_电子工业出版社_2010”
书籍和代码可在百度云链接下载，链接：https://pan.baidu.com/s/1rDN-2GhgK21P1qZUj2TM4g
提取码：jnoi

“Verilog数字系统设计教程-夏宇闻（第四版）”也值得推荐。

更多资料分享可以关注公众号获取哦！

2、设置testbench文件属性，在File List面板中右键在“include for ”选择Simulation具体操作如下图所示：

3、创建仿真工程，点击“Tools”->“Simulation Wizard” 进入向导窗口如下图所示：

点击“Next”,完善项目名称和保存目录,如下图所示：

点击“Next”，如下图，选择“RTL”，如下图所示：

点击“Next”,选中要使用的源文件，如下图所示：

点击“Next”,这里选择顶层文件，如下图所示：

点击“Next”，进入最后界面点击“Finish”后会自动跳转到ModelSim界面，如下图所示：

调整窗口，点击运行即可查看波形（关于ModelSim使用可以百度下），如下图所示：

本节演示工程代码可打开下面百度云链接提取
链接：https://pan.baidu.com/s/1Mk4WK7YDpNyWt6WQTlhy8w
提取码：0f98