ZedBoard+AD9361_FPGA的PL端纯逻辑（verilog）配置控制9361（一）_初始化寄存器脚本文件生成_fpga控制ad9361

由于9361的寄存器较多，首先利用AD936X Evaluation Software 软件，根据我们的项目需求，配置相应的功能参数，生成寄存器参数配置文件。

一、AD936X Evaluation Software 软件安装

我建议大家选择安装AD936X Evaluation Software 2.1.3版本，下载安装软件，一路点击下一步即可完成安装。软件安装包：百度网盘  提取码：mww7

二、AD9361寄存器参数设置

安装完AD936X Evaluation Software 2.1.3软件后，开始设置相关参数，具体步骤如下：

打开软件，点击Run Project Wizard。

Device：选择器件型号，9361

Device Rev：版本号，默认即可，

Project Profile：根据自己项目配置参数，不用软件提供的配置参数，选择Custom选项

Rx Channel：可选择接收单通道和双通道，本次演示RX1单通道。

Tx Channel：可选择发射单通道和双通道，本次演示TX1单通道。

Rx Input Structure：选择接收信号方式。Single Ended：单端信号，Differential：差分信号，大多情况下，都选择差分信号。

点击下一步。

REF_CLK_IN：提供给9361的工作时钟，根据大家实际板子设置，zedboard是40MHz。

CLK_OUT：9361内部配置时钟的输出，可以用示波器测量CLK_OUT引脚，检测时钟配置是否正确，可根据项目开发需要自行设置。

REFCLK Path：AD9361的REF_CLK_IN时钟来源。Ext CLK into XTAL_N：外部直接输入；XO into XTAL_N：采用无源晶振生成。ZedBoard是XO into XTAL_N方式，根据自己板子设计来选择。

点击下一步。

设置发送通道和接收通道的采样率和带宽，大家根据自己项目需求，合理设置即可。 Bypass RFIR或者TFIR一般不勾选。

点击下一步。

 设置FIR滤波器插值或者抽取倍数，我使用软件默认的，大家可以根据项目需求，课通过matlab生成滤波器系数文件，再选择加载进去即可。

点击下一步。

 

 选择数据接口格式，我选择LVDS差分，大多数情况下都是用LVDS，大家根据项目需求实际，自行设置。

点击下一步。

 ​​​​​​Always use 2T2R Timing：选择数据采样时钟方式，如果只用单通道，可不选，如果使用双通道，需要勾选。

Rx LVDS Amplitude：根据所用FPGA接口电压设置，一般设置150mV。

Delay Cell Contorl：采样时钟和数据的时钟相位关系，根据大家自身板子适当调整，设置不当会导致采样数据的错误，大家务必当心！

点击下一步。

设置ENSM，强烈建议，不管你项目使用的是FDD或者TDD的工作方式，均建议采用FDD模式，在FDD独立模式下，通过控制ENABLE和TXNRX两个引脚，也可以实现TDD的收发单独控制。

点击下一步。

 收发增益控制，我选择自动增益，大家根据各自项目和板子设置。

点击Finish。

 点击Receive，设置接收频率2400M，大家课根据各自需求设置。

 点击Transmit，设置f发射频率1200M，大家课根据各自需求设置。

点击Setup回到主界面，点击Creat init Script，生成刚才配置的脚本文件。

 弹出对话框，默认选择Low Level，点击OK生成配置文件。但是配置文件不能直接在工程中使用，需要将其转化成Verilog格式，下一章介绍我自己编写的脚本转化软件，可直接将配置脚本生成Verilog的function函数，方面工程直接调用。