TimeQuest Timing Analyzer简单使用

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时序约束错误

一：TimingQuest Timing Analyzer

二：TimeQuest_Timing Analyzer Wizard

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软件版本：Quartus ii 13.0sp1

时序约束错误

如下图出现时序约束错误

一：TimingQuest Timing Analyzer

1：tools->TimingQuest Timing Analyzer打开时序约束文件

 2：创建时序分析网表

点击Netlist->Create Timing Netlist来创建一个新的网表约束网表，由于输入的门级网表是综合后适配的因此选择post-fit。

speed grade 是跟器件有关。设置成功点击ok

 

 3：创建时钟

Constraints->Create Clock,在对话框中填写系统时钟信息。

Clock name可以自己命名，之后将其与实际的时钟端口对应就可以

period与实际周期一致，我使用（周期20ns，频率为50MHz）

waveform edges ：选择上升沿，下降沿

Targets为对应的时钟管脚，这里对应了CLOCK_50.

然后点击run。

注意出现错误

Targets 输入命令get_ports 中间应该应该添加空格 {clk}；clk为实际对应的管脚。

如上图并不会出现上述错误。

4：设置非理想时钟。

我们所使用的时钟都是非理想的，一般要给时钟留余量

latency是寄存器时钟信号与时钟源信号之间的相位差，uncertainty是寄存器与寄存器之间的时钟相位差，在此时uncertainty进行设置

uncertainty->SetClock Uncertainty,设置时钟源的setup uncertainty为1ns

5:Constraints->Derive PLL Clocks

直接生成pll时序约束

6：查看tasks页面中的diagnostic-Report Clocks中可以查看时钟约束情况

7：写出SDC文件

Constraints->Write SDC Files,保存文件

8：查看SDC文件

在work文件夹下可以查看.sdc文件，其中为对应的tcl时序约束脚本。

9：添加约束文件

Assignments->Settings->TimeQuest Timing Analyzer ,点击添加.sdc文件

二：TimeQuest_Timing Analyzer Wizard

另外一种使用快捷向导 Assignments->TimeQuest_Timing Analyzer Wizard

点击Clock或者Next

按上图设置时序约束，其他可暂时不设置，对新生来说，程序没多大影响。一路Next到底，点击Finish

重新编译程序即可

如下图所示，错误已解决。