ADRV9009 HDL FPGA硬件参考设计

设计框图

该ADRV9009的HDL设计是围绕ARM核搭建的嵌入式系统。系统的结构框图如下所示。该器件的数字接口先由收发器 IP 处理，随后接入JESD204B和特定内核。由 IP 内的同一组收发器在 4 个发送、2 个接收和 2 个观测接收数据路径之间共用JESD204B通道。这些内核可通过 AXI-lite 接口进行编程。然后，将描述的数据传递到独立的DMA内核，用于发送、接收和观测接收路径。

数字接口：

该数字接口由4个发射、2个接收和2个观测接收组成，通道速率可达9.8Gbps。收发器与内核的接口中。发射通道可达128bit@245MHz，接收链路是64bit@245MHz。观测接收通道速率由选择模式来确定。发射还是接收数据通过可编程配置独立的发射和接收链路来实现。

DAC接口：

DAC的数据来源可以是内部数据生成器（DDS或），或者通过DMA将外部的DDR数据传入。内部DDS信号的相位和频率都是可编程的。而DAC解包IP（util_unpack）允许在高速的情况下通过DMA传输数据，并减少通道数。

ADC接口：

ADC采集的数据通过DMA送入DDR。ADC打包 IP (util_cpack)允许捕获部分通道。

SPI控制：

器件控制和监控信号连接到GPIO模块。SPI 信号由一个单独的基于 AXI 的 SPI核控制。

参考：ADRV9009 HDL Reference Design
https://wiki.analog.com/resources/eval/user-guides/adrv9009/reference_hdl