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最近在学习Xilinx FPGA时,遇到 Vivado 报错如下图所示:
刚开始,看到错误是在第1行代码中出现的,我的第一反应是该行代码写错了,然后搜了搜语法,发现没错。
分析报错信息发现,该错误应该是和文件结尾(file ended)有关,所以就查了查代码的末尾,发现关键字 endmodule 拼写错了。
- `timescale 1ns / 1ns
-
- module decoder_4_16_tb();
- /* 此处省略代码 */
-
- //endmoule /* 拼写错误,导致file ended before end of clause */
- endmodule /* 拼写正确,无报错 */
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