bram_bram的ena和wen

ena：接1工作，估计是使能；

wea：给0可以读操作；

读操作时候输出数据延迟时钟两个周期，如果想减少延迟，可以试试以下方法：

给Address——driver的时钟为clk1，给bram的时钟为clk2,；

即adder的变化在低频时钟上升沿，而bram工作在高频时钟，这时的延迟就是2个高频时钟周期，弱两个频率差6倍以上，数据输出延迟就可以忽略了。

Bram在native模式下Performance up to 450MHz，

AXI4 interface模式下Performance up to 300 MHz ，

PL的时钟频率上限应该和PLL的最高输出是一致的，或者说在PLL输出最高频时，PL可以正常的传递信号，arm的频率一般设置为默认的677MHz。