IC学习笔记10——静态时序分析_静态时序分析11 精度提升

静态时序分析对于同步时序电路必不可少，通过静态时序分析，一方面可以增加系统的稳定
性减少亚稳态的发生，另一方面可以最大限度的提升系统工作频率。因此，对静态时序相关
概率的理解，以及掌握静态时序分析的方法是具有重要意义的。

一、静态时序分析的目的与意义

通过静态时序分析可以提高工作主频（运行速度）以及增加系统的稳定性（避免亚稳态）。

二、基础概念

静态时序的分析，涉及到了众多的基础概念：在进行静态时序分析之前，应该先知道一些基
础概念。

2.1 建立时间和保持时间

建立时间Tsu：时钟有效沿到来之前数据必须保持稳定最小的时间。

保持时间Thd：时钟有效沿到来之后数据必须保持稳定的最小时间。

2.2 亚稳态

2.3 一些常见的延时

触发器输出延时Tco：从时钟触发开始，直到有效数据输出的器件内部所有延时的总和。
时钟偏斜Tskew：一个时钟源到达两个不同寄存器时钟端的时间偏移，
即Tskew=Tclk2-Tclk1
组合逻辑延时Tlogic：数据经过组合逻辑部分所需的时间。
线网延时Tnet：数据在线上传输所需的时间，一般比小，这里我们不考虑。

三、时钟路径/数据路径

发射沿（Launch edge）：时序分析的起点，第一级寄存器数据变化的时钟边沿，是时序分析的起点，对应图中的 a 时钟上升沿。
锁存沿（Latch edge）：时序分析的终点，数据锁存的时钟边沿，是静态时序分析的终点，对应图中的 c 时钟上升沿。

数据到达时间（数据路径）：数据从时钟上升沿来临（发射沿）到达目的触发器输入端（锁存沿）的时间，以上图为例。

Data arrive time=Launch edge +Tclk1+Tco+Tlogic+Tnet

主要分为三部分：时钟到达寄存器的时间Tclk1，触发器输出延时Tco，组合逻辑延时Tlogic

时钟到达时间：时钟到达时间就是指时钟从锁存沿到达目的寄存器时钟端所用的时间。

Clock arrive time=Latch edge+Tclk2

数据需求时间：数据必须在满足目的寄存器的建立时间和保持时间内保持稳定，从源时钟起点到达这种稳定状态需要的时间即为数据需求时间。

（Setup）Data require time=Latch edge +Tclk2-Tsu
（Hold） Data require time=Latch edge +Tclk2+Th

四、建立裕量和保持裕量静态时序分析

建立裕量：数据不应该来的太晚，即数据应该在目的寄存器的建立时间之前到达。

恰好满足建立时间的数据需求时间：Tr_su=Data require time=Latch edge +Tclk2-Tsu
实际数据到达时间：Data arrive time=Launch edge +Tclk1+Tco+Tlogic+Tnet
因此建立时间裕量=Tr_su-Data arrive time=Data require time-Data arrive time>0

                                Data require  time-Data arrive time > 0
            Latch edge +Tclk2-Tsu-Launch edge-Tclk1-Tco-Tlogic-Tnet > 0
           Latch edge-Launch edge+Tclk2-Tclk1-(Tsu+Tco+Tlogic+Tnet) > 0
                                 Tperiod+Tskew-(Tsu+Tco+Tlogic+Tnet)> 0
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假设Tskew和Tnet为0，上述公式也就变为 Tperiod>Tsu+Tco+Tlogic
说明时钟周期主要与建立时间Tsu、触发器输出延时Tco和组合逻辑延时Tlogic有关。
保持裕量：数据应该保持一段时间，即数据应该在目的存器的保持时间之后才能变化。
恰好满足保持时间的数据需求时间：Tr_ho=Data require time=Latch edge +Tclk2+Th
实际数据到达时间：Data arrive time=nextLaunch edge +Tclk1+Tco+Tlogic+Tnet

                           Data arrive time-Data require  time>0
    nextLaunch edge +Tclk1+Tco+Tlogic+Tnet-Latch edge-Tclk2-Th>0
    nextLaunch edge-Latch edge+Tclk1--Tclk2+Tco+Tlogic+Tnet-Th>0
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2
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假设Tskew和Tnet为0，上述公式也就变为Tco+Tlogic >Th
说明要满足寄存器的保持时间与时钟周期无关，只与触发器输出延时Tco和组合逻辑延时Tlogic。