FPGA以太网接口设计，纯Verilog实现UDPTCP协议，支持校验和重发功能，适合学习和简单通信_verilog tcp

fpga以太网接口设计，支持udp和tcp协议，纯verilog手写代码，纯逻辑实现udptcp协议，接口类似于axi stream 。
mac层和tcp/ip层模块是分开的，物理接口可根据要求定制，目前的百兆网版本接口为RMII,千兆网版本接口为GMII转RGMII，Gmii和rgmii均下板测试过，tcp模块支持校验和重发功能，可和电脑端进行一对一通信。
可封装为axi接口(axi stream 或 axi lite)。
适合简单基础通信和参考学习，工程基于vivado，已有代码框图如下，其中图三为soc版本，网口为从机，riscv核为主机，通过axi interconnect桥接，也可灵活增加其他从设备。
非soc版本就只有网口的硬件代码，如图四。
可以和网络调试助手和python或c的socket通信。
注:资源消耗将近2000lut(xilinx fpga)
附带四份文档，1为抓包实测的文档说明，2为以太网协议介绍的ppt，3为tcp实现的代码说明，4为报文基本概念

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