xilinx 7 系列时钟小总结_artix7外部输入时钟

最近在搞GTX光纤通信项目，遇到文档中的各种时钟一头雾水，另外由于项目中MMCM IP中对于Input Clock Information中输入时钟source的选择总是不对，有时候不知什么原因就实现不过。

把最近学习到的知识总结在这里，有不对的地方还请大佬们指出，谢谢！

 时钟架构介绍

7系列fpga时钟资源通过专用的全局和区域I/O和时钟资源来管理复杂和简单的时钟需求。时钟管理块(CMT：clock management tiles)提供时钟频率合成、减少skew和抖动滤波功能。在设计时钟功能时，不建议使用非时钟资源，例如本地布线。

•  全局时钟树允许同步时钟跨过整个device。
• I/O和区域时钟树最多允许三个垂直相邻的时钟区域。
• CMT：每个包含一个混合模式时钟管理器(MMCM)和一个锁相环(PLL)，位于靠近I/O列的CMT列中。

为了时钟更好的发挥作用，每个7系列设备都划分为特定的时钟区域：

•  时钟区域的数目随设备大小而异，从一个时钟区域到最多24个时钟区域。
• 一个时钟区域包括50个CLB和一个I/O bank(50 I/O)内的所有同步元素(例如:CLB、I/O、serial transceivers、DSP、块RAM、CMT)，有一个水平时钟行(HROW)位于其中心。
• 从水平时钟行（HROW）开始，每个时钟区域向上和向下分别跨越25个CLB，并水平跨越设备的每一侧。

1、时钟布线资源介绍

 每个I/O bank 都包含时钟引脚，将用户时钟引到7系列FPGA的时钟资源上。与专用时钟缓冲器相结合，将用户时钟引入到：

• 同一设备的上/下半的全局时钟线。
• 同一个I/O bank 或垂直相邻的I/O bank 时钟线。
• 同一时钟区域和垂直相邻时钟区域内的区域时钟线
• 同一时钟区域内的CMT和有限制情况下的垂直相邻时钟区域

每个7系列器件有32个全局时钟线，可以为整个器件中的所有时序提供时钟和控制信号。全局时钟缓冲区(BUFGCTRL，简化为BUFG)驱动全局时钟线，并且必须用于访问全局时钟线。每个时钟区域可以使用时钟区域中的12条水平时钟线来支持最多12条这样的全局时钟线。

全局时钟缓冲器：

•  可以作为时钟使能电路或禁用跨越多个时钟区域的时钟
•  可以用作一个无故障的多路复用器：
  • 选择两个时钟源中的一个
  • 从故障的时钟源切换出来
•  CTM驱动用于：
  • 消除时钟分配延迟
  • 调整相对于另一个时钟的延迟

水平时钟缓冲区(BUFH/BUFHCE)允许通过水平时钟行访问单个时钟区域中的全局时钟线。它也可用作时钟使能电路(BUFHCE)来独立地使能或使能跨单个时钟区域的时钟。每个时钟区域最多可以支持12个时钟。

每个7系列FPGA都有区域和I/O时钟树，可以在一个时钟区域内对所有时序资源提供时钟。每个设备也有多时钟区域缓冲区(BUFMR)，允许区域和I/O时钟跨越三个垂直相邻的时钟区域。

• I/O时钟缓冲区(BUFIO)驱动I/O时钟树，提供对同一 I/O bank 中所有时序I/O资源的时钟访问。
• 区域时钟缓冲区(BUFR)驱动区域时钟树，该时钟树驱动同一时钟区域中的所有时钟目的地，时钟速率可编程
• 与 可编程并、串转换器一起使用，BUFIO和BUFR时钟缓冲器允许源同步系统跨时钟域而不使用额外的逻辑资源。
• 当与BUFR或BUFIO一起