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时序约束（一）：时钟约束_50m的clk信号怎么layout

作者：在线问答5 | 2024-06-25 20:15:26

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50m的clk信号怎么layout

时序约束之时钟约束
问题：1.编译完工程后，发现时序严重违例。
在这里插入图片描述
2.查看时钟发现，输入时钟为1000M，需要对时钟进行约束。

约束方法为：
1.选中CLK_50M信号，然后选中红框中的时钟编辑

2.进入到该界面，就可以对输入时钟进行设置了，因为时钟为50M，所以设置时钟周期为20ns，rising和falling分别设置为10ns和20ns，以产生占空比为50%的方波。
在这里插入图片描述
3.设置完成后，进入下面的界面，点击updata timing netlist即可更新时序网表。

4.然后拖动往下双击write sdc file，编写约束文件

5.为保证时序约束文件和工程名一致，将.out后缀可以删掉

然后点击ok后，将工程重新编译就可以完成输入时钟的约束。

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