RGMII 硬件设计指南_rgmiii需要上拉吗

1.有线网络工作架构图

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2.MII和RMII

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2.1 MII
MII ，TX和RX 的数据各有4bit,10Mbps/100Mbps REF_CLK 的频率为2.5MHz/25MHz，时钟信号都是PHY端提供。
RXDV ,有效信号，高电平,数据有效；
RXER,错误信号，低电平,数据正常。
仅当DV High,ER Low,数据有效。
MDIO、MDC用于MAC端向PHY读写相关的寄存器，设置相关参数。

2.2 RMII
RMII 相对于MII ,TX和RX 的数据仅有2bit,共用CLK信号源，10Mbps/100Mbps REF_CLK 的频率为5MHz/50MHz。

3.RGMII

3.1 RGMII:Reduced Gigabit Media Independent Interface
简化千兆比特媒体独立接口
RGMII 接口是MAC和PHY 之间常用的千兆网通信接口，采用4bit 数据接口，10/100/1000Mbps工作时钟为2.5/25/125Mhz,并且是上升沿和下降沿同时采集数据，传输速率max 1000Mbps.

3.2 RGMII Timing
RGMII只有1000M时是上下沿均采样
注意1个字节8bit,接口只有4位，先发送低位后发送高位
当1000M时，RXCLK和TXCLK周期为8ns，半个周期为4ns
上下两图中最后一个信号为接收端延时后的时钟信号，上下两图中最上面信号为发送端时钟信号
可以看出，无论是哪个方向的数据传输，发送端是时钟沿数据变化，接收端是发送端的时钟延时2ns后于数据中间进行采样，2ns刚好为半个时钟周期的一半。

RGMII的控制信号被多路复用，相比较GMII，RGMII中的RXCTL由RXDV与RXER合并而来。同理，TXCTL则由TXEN与TXER合并而来。时钟上升沿采到的是RXDV/TXEN，下降沿采到的是RXDV^RXER / TXEN ^ TXER（^：异或）
RGMII的上升沿和下降沿采的都为1时数据正常，也就是RGMII正常数据传输时，RXCTL一直为高电平正常，TXCTL同。


2ns时钟延时可以通过对PHY芯片进行引脚上下拉实现，对于有些的别的PHY芯片可以通过配置寄存器实现。下图为通过上下拉实现时钟2ns延时。
此外也可以通过布线故意时钟线长点实现延时，但一般不采用。一般采用等长线后通过PHY芯片配置上下拉电阻或者寄存器实现。