FPGA 基础_什么逻辑会被映射成ff而不会映射成lut

作者：小小林熬夜学编程 | 2024-04-08 18:36:44

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什么逻辑会被映射成ff而不会映射成lut

FPGA的开发流程
什么是触发器的建立时间和保持时间？
答：在时钟跳变沿到来之前、之后的一段时间内输入数据要稳定不变，分别称之为建立时间和保持时间。
Tsu和Th是D触发器的固有属性。
什么是同步电路和异步电路？
答：整个电路共享同一个时钟源，且相互之间有固定的相位关系，就是同步电路，否则就是异步电路。

非同源的两个时钟域，一定是异步的。同源的两个时钟域，可以是同步的，也可以异步。

所谓同步是指信号在两个时钟域之间传递时，需要检查时序。两个时钟的同步，广义上来讲，就是需要保证相位的固定，不论是几分频关系，也不论是同相位反相位还是90度相位差。时钟的同步，不仅仅需要从设计上由同源做基本保证；同时还需要时钟约束同步，在综合以及PR时保证时序关系。

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