《Clock Domain Crossing》翻译与理解（4）快时钟到慢时钟数据传输_快时钟采样慢时钟

作者：小蓝xlanll | 2024-03-07 17:23:43

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快时钟采样慢时钟

本系列将对sunburst design网站的2008最佳文章《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》进行翻译和基于自我理解的分析阐述，本文介绍快满时钟数据传输问题。

慢时钟数据传递到快时钟域时，由于采样时钟速率更高，所以一般慢时钟域的数据都会被采集到，不会出现问题。前提是慢时钟域是快时钟域时钟的1.5倍，也就是数据保持足够的时间，具体原因后面会进行分析。

下图展示了一种失败的设计：

数据宽度和原时钟宽度相同，采样时钟域属于慢时钟，那么就会导致无法正确采集到数据，错过了数据的有效位置。

上图展示了一种设计

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