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作者昵称:城外南风起
原文链接:【经验分享】研一IC小白如何拿到海思数字芯片岗实习offer
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为了避免社死,隐藏了一些信息。
学校/学历/学制:本科985+硕士top2/硕士一年级/三年制
专业:电子专业相关
申请岗位/细分领域:芯片与器件工程师(实习生)/ 数字芯片
第一意向:海思某地
本科阶段:本科是工科类专业,跨专业保研,无芯片项目经历。只写了本科做的A类竞赛和毕设项目。
硕士阶段:由于实验室的关系,研一没有做芯片项目,只写了课程的project,堆砌简历,均比较简单,无技术含量。
总的来说,零芯片项目经历,其他项目均保证充分掌握,本科的竞赛获奖和毕设虽然和IC无关,但也具备一定的含金量。
随机涉及数字前端、验证、后端的各方面内容,甚至包括器件物理和脚本语言。
网上很多经验贴,需要的可以自行搜索。分享一位博主给出的试题贴:
https://blog.csdn.net/weixin_44511423
我第一次机试挂了,但HR又给了一次机试机会。
需要说明的是:
最后通过第二次机试,获得面试机会。
面试之前会收到性格测评和保密协议的邮件,性格测试如实回答就行,展示自己能抗压的一面。
时长约40分钟。
本科成绩和获奖、硕士基本情况,项目经历。
针对我的硕士课程设计,问:
时序逻辑的基本器件(寄存器)
寄存器有哪些端口(时钟、输入、输出、异步复位/同步复位)
时序逻辑电路有哪些约束(建立时间、保持时间)
组合逻辑有怎样的危险(竞争冒险)
如何解决竞争冒险(根据数电书[1]的讲解,共有三种方法接入滤波电容、引入选通脉冲、修改逻辑设计,但我在实习期间上手项目后,认为工程中一般是在组合逻辑输出端加一级寄存器,以消除毛刺)。
针对我的本科竞赛,问:
其他问题:
总体来讲,对代码量和项目比较看重。但没有让我手撕代码,也没有提问机试的错题。
个人推断,海思技术面通过概率较大,而后根据技术面和主管面进行综合评分,评估是否能够进入池子。
时长不到半小时。
同一面。
针对我的本科竞赛,问:
其他问题:
以下X表示某月,具体日期只能保证各节点相对时间大致正确。
时间 | 事项 |
---|---|
X月15日 | 投简历 |
X+1月14日 | 机试 |
X+1月16日 | 通知机试未通过 |
X+1月19日 | 通知我参加第二次机试 |
X+1月21日 | 机试 |
X+1月23日 | 通知心理测试,表示机试过了 |
X+1月27日 | 解锁了新的HR,安排面试事宜 |
X+1月28日 | 技术面 |
X+1月30日 | 主管面。主管面之前被通知技术面通过,紧接着就进行主管面。面完收到主管面通过。HR说要等审批,开始漫长等待。期间还学会了怎么看状态码(可以在牛客网上搜经验贴)。 |
X+2月7日 | 问HR审批进度,回复说一两周以内出结果,然后下午收到进池子邮件。 |
X+2月14日 | od(状态码开出offer date,据说od就是比较稳了) |
X+2月16日 | HR问能不能去,什么时候能去,能去多久(这个不关键,后续可以改,尽量把能实习的时间说得长一些,最好两个月,但我实习以后,发现也有同学只实习了一个月)。 |
X+2月17日 | oc(offer call,HR打电话来说可以来实习了) |
X+2月18日 | 收到意向书 |
X+2月21日 | 收到入职指引 |
海思的实习体验还是不错的,就我的实习部门而言,对实习生的培养蛮好的,后续我会在公众号继续分享在海思数字IC岗的实习体验,欢迎长期关注~
最后贴一张晚饭后的园区风景照。
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木叶飞舞之处,火亦生生不息。
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