Xilinx关于Aurora IP核仿真和使用_xilinx aurora

平台：vivado2017.4

芯片：xc7k325tfbg676-2 (active)

关于Aurora的开发学习。使用xilinx官方提供的IP核。

官方资料，pg046-aurora-8b10b.pdf和pg074-aurora-64b66b-en-us-12.0.pdf。

IP核的生成步骤

首先在IP Catalog中搜索Aurora IP核关于此IP有两种不同的IP，分别对应两种不同的编码方式和两份文档（PG046和PG074）。

这里先选择Aurora 8B/10B。

第二页设置

GT选择

在学习GTX的时候知道，一个Quad里面有四组GTXE2_CHANNEL，一个QPLL和一对差分输入。每个GTXE2_CHANNEL包含一组TX和RX，以及一个CPLL。

这里lane可以选择为1到16个。默认选择一个。

第三页

共享逻辑选择

默认将共享逻辑放入example design

IP核的接口和含义

下面我们看一下IP核的整体接口。分别介绍IP的各个接口的意义。

用户测端口介绍。

状态和控制端口

时钟接口

用户侧数据接口时序。

Framing Interface

Streaming Interface

接口的数据传输都是在AXI总线下完成的，

Framing模式下：发送tvalid和tready同时有效时数据有效，同时需要tlast指示当前最后一个数据。接收时tvalid有效时数据有效，tlast指示最后一个数据。

Streaming模式下：发送tvalid和tready同时有效时数据有效。接收时tvalid有效时数据有效。感兴趣可以去看一下AXI总线协议。在来理解这个就很简单了。

(161条消息) AXI总线，AXI_BRAM读写仿真测试_爱漂流的易子的博客-CSDN博客

Aurora 8B/10B模式下的工程仿真

现在打开example project

打开设计示例，可以看到该示例

示例的工程结构和GTX的例子工程结构一致的。

为了方便测试，我们先看一下xilinx提供的TB的结构。

模块之间RX和TX互连。

下面分析一下aurora_8b10b_0_FRAME_GEN模块。让数据动起来。从模块的代码中可以看到，FRAMEE_GEN模块发送提供的代码为生成Generate random data using XNOR feedback LFSR。

    //______________________________ Transmit Data  __________________________________   
    //Generate random data using XNOR feedback LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
            data_lfsr_r          <=  `DLY    16'hABCD;  //random seed value
        end
        else if(!TX_DST_RDY_N && !idle_r)
        begin
            data_lfsr_r          <=  `DLY    {!{data_lfsr_r[3]^data_lfsr_r[12]^data_lfsr_r[14]^data_lfsr_r[15]},data_lfsr_r[0:14]};
        end

产生随机数。在这之前需要了解一下LocalLink和AXI4-Stream总线之间的转换，xilinx提供的example模板是使用的LocalLink总线数据收发，后来改成了AXI4-Stream，我们需要先了解一下各个信号的对应关系。当然也可以不使用xilinx提供的example project工程思路，直接使用AXI总线向Aurora IP核内发数据，结果也是一致的。

先看一下两者的转换代码。

///
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//
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// PART OF THIS FILE AT ALL TIMES.
//
//
///
//
//  LL_TO_AXI
//
//
//  Description: This light wrapper/shim convertes Legacy LocalLink interface
//               signals to AXI-4 Stream protocol signals
//
//
///
 
`timescale 1 ns/1 ps
(* core_generation_info = "aurora_8b10b_0,aurora_8b10b_v11_1_3,{user_interface=AXI_4_Streaming,backchannel_mode=Sidebands,c_aurora_lanes=1,c_column_used=left,c_gt_clock_1=GTXQ0,c_gt_clock_2=None,c_gt_loc_1=1,c_gt_loc_10=X,c_gt_loc_11=X,c_gt_loc_12=X,c_gt_loc_13=X,c_gt_loc_14=X,c_gt_loc_15=X,c_gt_loc_16=X,c_gt_loc_17=X,c_gt_loc_18=X,c_gt_loc_19=X,c_gt_loc_2=X,c_gt_loc_20=X,c_gt_loc_21=X,c_gt_loc_22=X,c_gt_loc_23=X,c_gt_loc_24=X,c_gt_loc_25=X,c_gt_loc_26=X,c_gt_loc_27=X,c_gt_loc_28=X,c_gt_loc_29=X,c_gt_loc_3=X,c_gt_loc_30=X,c_gt_loc_31=X,c_gt_loc_32=X,c_gt_loc_33=X,c_gt_loc_34=X,c_gt_loc_35=X,c_gt_loc_36=X,c_gt_loc_37=X,c_gt_loc_38=X,c_gt_loc_39=X,c_gt_loc_4=X,c_gt_loc_40=X,c_gt_loc_41=X,c_gt_loc_42=X,c_gt_loc_43=X,c_gt_loc_44=X,c_gt_loc_45=X,c_gt_loc_46=X,c_gt_loc_47=X,c_gt_loc_48=X,c_gt_loc_5=X,c_gt_loc_6=X,c_gt_loc_7=X,c_gt_loc_8=X,c_gt_loc_9=X,c_lane_width=2,c_line_rate=31250,c_nfc=false,c_nfc_mode=IMM,c_refclk_frequency=125000,c_simplex=false,c_simplex_mode=TX,c_stream=false,c_ufc=false,flow_mode=None,interface_mode=Framing,dataflow_config=Duplex}" *)
module aurora_8b10b_0_LL_TO_AXI_EXDES #
(
    parameter            DATA_WIDTH         = 16, // DATA bus width
    parameter            STRB_WIDTH         = 2, // STROBE bus width
    parameter            USE_UFC_REM        = 0, // UFC REM bus width identifier
    parameter            USE_4_NFC          = 0, // 0 => PDU, 1 => NFC, 2 => UFC 
    parameter            BC                 =  DATA_WIDTH/8, //Byte count
    parameter            REM_WIDTH          = 1 // REM bus width
   
)
(
 
    // LocalLink input Interface
    LL_IP_DATA,
    LL_IP_SOF_N,
    LL_IP_EOF_N,
    LL_IP_REM,
    LL_IP_SRC_RDY_N,
    LL_OP_DST_RDY_N,
 
    // AXI4-S output signals
    AXI4_S_OP_TVALID,
    AXI4_S_OP_TDATA,
    AXI4_S_OP_TKEEP,
    AXI4_S_OP_TLAST,
    AXI4_S_IP_TREADY
 
);
 
`define DLY #1
 
//***********************************Port Declarations*******************************
 
    // AXI4-Stream TX Interface
     output     [(DATA_WIDTH-1):0]     AXI4_S_OP_TDATA;
     output     [(STRB_WIDTH-1):0]     AXI4_S_OP_TKEEP;
    output                            AXI4_S_OP_TVALID;
    output                            AXI4_S_OP_TLAST;
    input                             AXI4_S_IP_TREADY;
 
 
    // LocalLink TX Interface
    input      [0:(DATA_WIDTH-1)]     LL_IP_DATA;
    input      [0:(REM_WIDTH-1)]      LL_IP_REM;
    input                             LL_IP_SOF_N;
    input                             LL_IP_EOF_N;
    input                             LL_IP_SRC_RDY_N;
    output                            LL_OP_DST_RDY_N;
 
 wire     [0:(STRB_WIDTH-1)]     AXI4_S_OP_TKEEP_i;
 
//*********************************Main Body of Code**********************************
 
  
 
 
generate
if(USE_4_NFC==0)
begin
  genvar i;
  for (i=0; i<BC; i=i+1) begin: pdu
    assign AXI4_S_OP_TDATA[((BC-1-i)*8)+7:((BC-1-i)*8)] = LL_IP_DATA[((BC-1-i)*8):((BC-1-i)*8)+7];
end
end
endgenerate
 
generate
  genvar j;
  for (j=0; j<STRB_WIDTH; j=j+1) begin: strb
    assign AXI4_S_OP_TKEEP[j] = AXI4_S_OP_TKEEP_i[j];
  end
endgenerate
 
   assign AXI4_S_OP_TVALID = !LL_IP_SRC_RDY_N;
   assign AXI4_S_OP_TLAST  = !LL_IP_EOF_N;
   assign AXI4_S_OP_TKEEP_i  = (LL_IP_REM == 1'b1)? 2'b11:2'b10;
   assign LL_OP_DST_RDY_N  = !AXI4_S_IP_TREADY;
 
endmodule

可以看到：

AXI_DATA等于LL_DATA交换数据位值。

AXI_VALID等于LL_SRC_RDY的非。

AXI_LAST等于LL_EOF的非。

AXI_KEEP与LL_REM参数有关。

LL_DST_RDY等于AXI_READY有关。

从仿真图中也可以看出来。

所以我们在FRAMEE_GEN模块中修改数据发送代码如下。

    //______________________________ Transmit Data  __________________________________   
    //Generate random data using XNOR feedback LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
            data_lfsr_r          <=  `DLY    16'hABCD;  //random seed value
        end
        else if(!TX_DST_RDY_N && !idle_r)
        begin
            if(data_lfsr_r == 16'hABCD)
                    data_lfsr_r  <=  `DLY    16'h0000;
            else
                    data_lfsr_r  <=  `DLY    data_lfsr_r    + 16'h1;
        end
  
 
  
    //Connect TX_D to the DATA LFSR
    assign  TX_D    =   {1{data_lfsr_r}};
  
    //Tie DATA LFSR to REM to generate random words
//    assign  TX_REM  = data_lfsr_r[0:0];
assign  TX_REM  = 1'b1;

发送从0递增的有效数据。这里也可以设置为从FIFO中读出数据（好应用）。我们这里直接将发送的第一个数据设置为0，在后续的情况下，数据值累加。并设置TX_REM为一，保证最后一个传输的数据位全部有效。

同时在接收模块，设置接收的验证数据也是从0递增的。判断是否出现错误数据。

    //generate expected RX_D using LFSR
    always @(posedge USER_CLK)
        if(reset_c)
        begin
//            data_lfsr_r          <=  `DLY    16'hD5E6;  //random seed value
            data_lfsr_r          <=  `DLY    16'h0000;  //random seed value
        end
        else if(CHANNEL_UP)
        begin
          if(data_valid_c)
//           data_lfsr_r          <=  `DLY    {!{data_lfsr_r[3]^data_lfsr_r[12]^data_lfsr_r[14]^data_lfsr_r[15]},data_lfsr_r[0:14]};
           begin
                   if(data_lfsr_r == 16'hABCD)
                           data_lfsr_r  <= `DLY 16'h0000;
                   else
                           data_lfsr_r          <=  `DLY    data_lfsr_r + 16'h1;
           end
        end
        else 
        begin
//           data_lfsr_r          <=  `DLY    16'hD5E6;  //random seed value
           data_lfsr_r          <=  `DLY    16'h0000;  //random seed value
        end 
 
    assign data_lfsr_concat_w = {1{data_lfsr_r}};

发送模块的仿真。可以看到发送的数据为0，1，2，3，4。

接收模块的仿真。可以看到接收的数据为0，1，2，3，4。