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RISCV五级流水CPU设计_risc v5
作者：我家小花儿 | 2024-07-11 22:17:31
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risc v5
最新更新：扩展说明包请见一个简单的 RISC-V CPU 设计与实现
代码
所有代码已上传至我的github，欢迎访问。
代码仍在施工中。
流水线设计
| 寄存器 | 取指 | 译码 | 执行 | 访存 | 回写 |
|---|---|---|---|---|---|
| pc_reg | ↗ | → | ↘ | ||
| inst_reg | ↗ | ↘ | |||
| rd_addr_reg | ↗ | → | → | ↘ | |
| rs1_addr_reg | ↗ | ↘ | |||
| rs2_addr_reg | ↗ | ↘ | |||
| rs1_reg | ↗ | ↘ | |||
| rs2_reg | ↗ | → | ↘ | ||
| imm_reg | ↗ | ↘ | |||
| alu_reg | ↗ | ↗→ | ↘ |
| 信号 | 取指 | 译码 | 执行 | 访存 | 回写 |
|---|---|---|---|---|---|
| alu_op | ↗ | ↘ | |||
| s_pc | ↗ | ↘ | |||
| s_imm | ↗ | ↘ | |||
| s_jalr | ↗ | ↘ | |||
| s_branch | ↗ | ↘ | |||
| s_branch_zero | ↗ | ↘ |
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