vivado中时序约束_zynq 时序约束

        对于Zynq设计中，优化FPGA时序约束设计对于实现高速数字信号采集与处理至关重要。Xilinx 官方提供的Vivado设计软件中提供了时序报告功能（Report Timing Summary），为Zynq设计的时序约束提供便捷的设计。如图1所示为代码设计完成后、时序约束前的时序分析报告。

图1  时序约束前时序报告

        Xilinx Vivado时序报告可提供设计时序特性的高层次信息，依据时序报告可针对具体问题进行解决，其中本设计中主要有以下两种时序设计警告：

        TNS：（总体时序负裕量）表示Zynq中高速数字设计时域中每个端点建立/恢复违规时间总和。

        THS：（总体保持时序裕量）表示Zynq中高速数字设计时域中每个端点保持/移除违规时间总和。

        以上两种时序报告指标过高会导致时序逻辑工作不稳定。

        通过Vivado中Report_Clock_interaction Tcl命令查看时钟设计中时钟源与各个目标时钟的交互关系，如图2所示：

图2  Report_Clock_interaction时序报告图

高速数字链路设计完成后出现的以上两类时序报告主要违例时间来源于通常有以下几种：

1. 系统主时钟与生成时钟间的路径约束；
2. 高速双倍数据速率（DDR）输入输出（ADC、DAC）的端口约束；
3. Zynq主时钟（200MHz）、高速ADC（250MHz）和高速DAC（500MHz）跨时钟域间违例；

本设计优化时通过以下几种方式解决：

（1）创建主时钟与生成时钟，划分时钟组：

        主时钟是指为设计定义时序参考的时钟，时序可利用主时钟获得时序路径要求以及与其他生成时钟的相位关系；划分时钟组是为防止不同工作时钟源之间的互斥，尤其对于高速ADC与DAC间时钟域的划分。

（2）输入输出端口约束：

        输入输出端口约束，是为了描述进出FPGA器件接口的外部路径时序，以满足FPGA数据传输时的建立时间与保持时间，为此需要定义一个与ADC或DAC工作时钟频率相同的虚拟时钟，以完成约束端口功能。

优化完成后Vivado时序报告如图3所示：

图3  时序优化后时序报告