Cadence下切换编译器及进行VerilogA编译与建模并生成symbol（以三明治式加速度传感器为例）_cadence veriloga

一，引言

  Cadence软件大家应该都无比熟悉，无论是前端还是后端都离不开模拟测试；但实际中很多信息是无法直接利用Cadence自带库产生的，如辐射测试中的光生电流量、再比如是一些物理量信号…
  而VerilogA硬件描述语言可以很好地将物理量建模为电学模型，以实现用Cadence中的电学激励产生所需的物理激励。VerilogA本质上是利用基尔霍夫定律为根基，结合流量和位的概念进行行为级建模。本文仅是简单地阐述如何在Cadence中使用VerilogA建模并仿真，并不对VerlogA语法讲解，此可参考官方示例。
  本文基于CentOS下Cadence示范

二，创建Verilog-a Cell

  打开Cadence软件后，在上方菜单栏中的Tools中打开Library Manager，如下图所示：

  在一个Library下创建Cell，即通过File-New-Cell Views打开，此时呈现Create New File窗口，注意要将类型选择VerilogA-Editor，如下图所示；此时创建即为VerilogA文件。

三，切换编译器-Gedit

  很多初学者会在这一步遇到困难，原因为Cadence默认打开的Git编译器并不能满足编译条件，如下图所示，该编译器很难用且无法保存。

  我们通过更换编译器来解决此状况。一般Cadence都自带Gedit编译器，其也相对好用，可以满足基础的编译情况，推荐使用。
  更改方式如下：在 icfb 状态窗口 的指令行中输入下面一行指令，即可将编译器切换。如下图所示

editor=“gedit”
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  切换后再打开.va文件即可正常编译，如下图所示。Save可以实时保存代码，在保存后退出即可自动生成symbol，如出现代码错误无法生成系统会报错。

四，完成VA编译并生成symbol

  以三明治式加速度传感器为例，如下图所示。在编译好并保存后点击退出，无报错即会弹出symbol建立窗口，按需求放置引脚即可。

  代码中可以看出此传感器仅仅考虑了基础的原理，并未考虑时间、温度便宜特性，所以仅仅有四个输入口，分别是两个Voltage to Capacitance的电压激励，和两个上下固定极板的偏置输入。退出后弹出建立symbol窗口如下图，点击yes即进入到Symbol Generation Options设置界面。按需求调整端口位置并建立symbol。

  自此可以得到symbol文件如下所示，即可在schematic中加载其symbol进行仿真模拟

五，总结

  本文阐述了简单的编译器切换与VerilogA建模，成功的生成symbol一定在代码正确的基础上，如果仿真现象不符合预期即需要再考虑代码逻辑部分