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Verilog UART串口详解（代码及整体思路）_uart verilog

作者：知新_RL | 2024-05-29 08:35:25

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uart verilog

目录

一、uart概述

二、uart数据格式

2.1 uart起始位的意义

2.2 停止位的意义

2.3 UART基本的数据形式

2.4 UART的数据位可变

三、uart的波特率

四、Verilog 模块划分

五、发送模块（TX）

5.1 发送模块状态跳变

5.2 Verilog 设计文件

5.3 仿真文件

5.4 测试结果

5.5 上板测试（tx_text）

六、接收模块（rx）

6.1 接收模块状态跳转

6.2 接收模块  Verilog 设计文件

6.3 仿真文件

6.5 上板测验（加入tx模块的串口回环）

七、uart_ctrl模块（fifo）

7.1 引入fifo作为数据缓冲器的意义

7.2 fifo IP的配置

7.3 uart_ctrl 设计文件

八、顶层整合

8.1 top文件

8.2 整体仿真

8.2.2 仿真波形分析

九、 上板检测

一、uart概述

UART的全称是通用异步收发器（Universal Asynchronous Receiver/Transmitter）

UART是一个通用的接口协议，被广泛的应用在各类MCU和SOC产品上。“不需要额外的时钟线进行数据的同步传输”，只要信号拉低，就可开始传送数据。UART 只需要两条信号线:RXD 和 TXD（一个数据的发送方和一个数据的接收方 ），其中 RXD 是 UART 的接收端，TXD 是 UART 的发送端，接收与发送是全双工形式。

它可以和各种标准串行接口，如 RS 232 和 RS 485 等进行全双工异步通信， 具有传输距离远、成本低、可靠性高等优点。一般 UART 由专用芯片如： 8250， 16450 来实现，但专用芯片引脚都较多，内含许多辅助功能，在实际使用时往往只需要用到 UART 的基本功能，使用专用芯片会造成资源浪费和成本提高。

二、uart数据格式

UART的一帧由四部分组成起始位（1bit），数据位（6\7\8bit），校验位（1bit），停止位（1\1.5\2bit），如下图所示，

uart 是将传输数据的每个字符一位接一位地传输。 其中每一位(Bit)的意义如下：

空闲位：高电平，表明当前无传输事务。

起始位：一位低电平信号，标志着数据传输的开始。

数据位：紧接着起始位之后。数据位的个数可以是 6、7、8 等，构 成一个字符。通常采用 ASCII 码。从最低位开始传送，依靠时钟定位。

奇偶校验位：数据位加上这一位后，使得“1”的位数应为偶数(偶校验)或 奇数(奇校验)，以此来校验数据传送的正确性。

停止位:一个字符数据的结束标志。可以是 1 位、1.5 位、2 位的高电平。

由于数据是在传输线上定时的，并且每一个设备有其自己的时钟，很可能在通 信中两台设备间出现了小小的不同步。因此停止位不仅仅是表示传输的结束， 并且提供计算机校正时钟同步的机会。停止位的位数越多，不同时钟同步的容 忍程度越大，但是数据传输率同时也越慢。

2.1 uart起始位的意义

因为UART没有控制线，要让接收方知道什么时候开始接收数据，需要一些手段，UART数据的传输中，只有一根线，所以在发送数据之前，先发一位逻辑“0”作为数据发送的起始标志，接收方在空闲时，当检测到有一个低电平，则开始接逐位接收数据。

2.2 停止位的意义

因为通信两个机器之间不可避免的存在时钟偏移，为了消除数据交互之间时钟偏移对数据传输产生的影响，所以在每一次数据发送结束后，要发送一位逻辑“1”作为数据发送的结束标志，接收方在空闲时，当检测到有一个高电平，则结束接收一次数据。

2.3 UART基本的数据形式

  • 默认无传输数据时，为高电平

  • 当信号拉低，传输线上的电平拉低，意味着开始进行数据传输

  • 紧接着起始位的是数据位，它可以是5、6、7或8位。

  • UART的“校验位”紧挨着“数据位”，采用奇偶校验方式，根据设置，校验位可以存在也可以不存在。

  • UART将停止位作为停止标志，是在数据位（没有校验位）和校验位（有校验位）之后发送1~2位的逻辑“1”高电平。当发送完停止位之后，UART总线进入空闲。

2.4 UART的数据位可变

因为UART是一种低速总线，每多发一位都占用不少的时间（由传输波特率决定），所以可以根据传输数据的特点，采用不同位宽以节约数据传输的时间。

三、uart的波特率

波特率等于每秒钟传输的数据位数。

常用的波特率有：9600、19200、38400、57600、115200，本工程所用到的是115200。

计算传输1bit需要的时间如下表：假如我们的全局时钟频率为100MHz，波特率设置为9600，那么意味着每秒该UART传输协议可以传输9600bits的数据。传输1比特需时间约为：10^9(ns)/9600=104166(ns)。

四、Verilog 模块划分

uart 的设计分为两个部分，一部分为发送模块，另一部分为接收模块。程 序设计主要通过状态机实现，系统框架图如下：

  • 全局参数

  1.     parameter                   CHECK_BIT =  "None"      ,    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  2.     parameter                   BPS       =  115200      ,    //系统波特率
  3.     parameter                   CLK       =  50_000_000  ,    //系统时钟频率
  4.     parameter                   DATA_BIT  =  8           ,    //数据位（6、7、8）
  5.     parameter                   STOP_BIT  =  1                //停止位

五、发送模块（TX）

5.1 发送模块状态跳变

IDLE:空闲状态，无数据传输，输出高电平，当tx_data_vld信号到来时跳转到START；

START:起始位，无数据传输，输出低电平为 ，无条件跳转至DATA；

DATA:数据位，进行数据传输，先发送低比特，根据数据输出高低电平，假如有校验位，跳到CHECK，假如数据传输不设校验位，跳转到STOP；

CHECK：奇偶校验位，

STOP:停止位，高电平，共 1 位。 发送模块在上一状态向下一状态切换时，改变电平

5.2 Verilog 设计文件

  1. /**************************************功能介绍***********************************
  2. Date    : 2023年9月18日21:37:53
  3. Author  : linxiaoxiao.
  4. Version : 
  5. Description: uart串口发送模块
  6. *********************************************************************************/
  7. //例化模版
  8. // tx_uart #(
  9. //     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  10. //     .BPS       ( 115200      ),    //系统波特率
  11. //     .CLK       ( 50_000_000  ),    //系统时钟频率
  12. //     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  13. //     .STOP_BIT  ( 1           )     //停止位
  14. // )tx_uart_inst( 
  15. //     /* input                     */.clk         (),
  16. //     /* input                     */.rst_n       (),
  17. //     /* input                        */.tx_data_vld (),
  18. //     /* input [DATA_BIT - 1:0]    */.tx_data     (),
  19. ​
  20. //     /* output                       */.tx_ready    (),
  21. //     /* output    reg                 */.tx          () 
  22. // );       
  23. ​
  24. //---------<模块及端口声名>------------------------------------------------------
  25. module tx_uart#(
  26.     parameter                   CHECK_BIT =  "None"      ,    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  27.     parameter                   BPS       =  115200      ,    //系统波特率
  28.     parameter                   CLK       =  50_000_000  ,    //系统时钟频率
  29.     parameter                   DATA_BIT  =  8           ,    //数据位（6、7、8）
  30.     parameter                   STOP_BIT  =  1                //停止位
  31. )( 
  32.     input                       clk         ,
  33.     input                       rst_n       ,
  34.     input                       tx_data_vld ,
  35.     input   [DATA_BIT - 1:0]    tx_data     ,
  36. ​
  37.     output                      tx_ready    ,
  38.     output  reg                 tx  
  39. );                               
  40. //---------<参数定义>--------------------------------------------------------- 
  41. ​
  42. //波特计数最大值
  43.     localparam          BPS_MAX =   CLK/BPS;
  44. //状态机参数定义
  45.     localparam          IDLE    = 0 ,//
  46.                         START   = 1 ,//
  47.                         DATA    = 2 ,//
  48.                         CHECK   = 3 ,
  49.                         STOP    = 4 ;//
  50. ​
  51. //---------<内部信号定义>-----------------------------------------------------
  52. ​
  53.     reg     [2:0]           state        ;//现态
  54.         
  55. //状态转移条件      
  56.     wire                    idle2start  ;
  57.     wire                    start2data  ;
  58.     wire                    data2check  ;
  59.     wire                    data2stop   ;
  60.     wire                    check2stop  ;
  61.     wire                    stop2idle   ;
  62.         
  63.     reg   [25:0]            bps_cnt     ;
  64.     wire                    add_bps_cnt ,
  65.                             end_bps_cnt ;
  66.     reg   [3:0]             bit_cnt     ,
  67.                             BIT_MAX     ;
  68.     wire                    add_bit_cnt ,
  69.                             end_bit_cnt ;
  70. ​
  71.     reg  [DATA_BIT - 1:0]  tx_data_r    ;
  72.     wire                   check_vld    ;//校验位使能
  73. ​
  74.  /****************************************************************
  75.                     数据校验
  76.  ****************************************************************/  
  77. ​
  78. //奇校验缩位同或
  79. /*         assign      check_vld = ~^tx_data_r; */
  80. ​
  81. //偶校验缩位异或
  82.  /* assign        check_vld = ^tx_data_r; */
  83.  assign     check_vld = (CHECK_BIT == "Odd")?~^tx_data_r:^tx_data_r;
  84. ​
  85. /****************************************************************
  86.                     输入数据寄存
  87. ****************************************************************/
  88.     always @(posedge clk or negedge rst_n) 
  89.         if(!rst_n)
  90.             tx_data_r <= 'd0; 
  91.         else if(tx_data_vld)
  92.             tx_data_r <= tx_data;
  93. /****************************************************************
  94.                     fsm
  95. ****************************************************************/
  96. // 时序逻辑描述状态转移
  97. always @(posedge clk or negedge rst_n)begin 
  98.     if(!rst_n)begin
  99.         state <= IDLE;
  100.     end 
  101.     else case(state)
  102.             IDLE    : if(idle2start) state <= START;  
  103.             START   : if(start2data) state <= DATA ;   
  104.             DATA    : if(data2check) state <= CHECK; 
  105.                 else  if(data2stop ) state <= STOP ;   
  106.             CHECK   : if(check2stop) state <= STOP ;    
  107.             STOP    : if(stop2idle ) state <= IDLE ;    
  108.             default : state <= IDLE ;
  109.         endcase
  110.     end
  111.               
  112.     assign    idle2start = state == IDLE  && tx_data_vld;
  113.     assign    start2data = state == START && end_bit_cnt;
  114.     assign    data2check = state == DATA  && end_bit_cnt && CHECK_BIT != "None";
  115.     assign    data2stop  = state == DATA  && end_bit_cnt && CHECK_BIT == "None";
  116.     assign    check2stop = state == CHECK && end_bit_cnt;
  117.     assign    stop2idle  = state == STOP  && end_bit_cnt;    
  118. ​
  119. /****************************************************************
  120.                 bps_cnt                    
  121. ****************************************************************/
  122.     always @(posedge clk or negedge rst_n)begin 
  123.        if(!rst_n)begin
  124.             bps_cnt <= 'd0;
  125.         end 
  126.         else if(add_bps_cnt)begin 
  127.             if(end_bps_cnt)begin 
  128.                 bps_cnt <= 'd0;
  129.             end
  130.             else begin 
  131.                 bps_cnt <= bps_cnt + 1'b1;
  132.             end 
  133.         end
  134.     end 
  135.     
  136.     assign add_bps_cnt = state != IDLE;
  137.     assign end_bps_cnt = add_bps_cnt && bps_cnt == BPS_MAX - 1;
  138. ​
  139. /****************************************************************
  140.                     bit_cnt
  141. ****************************************************************/      
  142.     always @(posedge clk or negedge rst_n)begin 
  143.        if(!rst_n)begin
  144.             bit_cnt <= 'd0;
  145.         end 
  146.         else if(add_bit_cnt)begin 
  147.             if(end_bit_cnt)begin 
  148.                 bit_cnt <= 'd0;
  149.             end
  150.             else begin 
  151.                 bit_cnt <= bit_cnt + 1'b1;
  152.             end 
  153.         end
  154.     end 
  155.     
  156.     assign add_bit_cnt = end_bps_cnt;
  157.     assign end_bit_cnt = add_bit_cnt && bit_cnt == BIT_MAX - 1;
  158. //计数器复用
  159.     always @(*)begin 
  160.        case (state)
  161.         START  : BIT_MAX = 1;
  162.         DATA   : BIT_MAX = DATA_BIT;
  163.         CHECK  : BIT_MAX = 1;
  164.         STOP   : BIT_MAX = STOP_BIT;
  165.         default: BIT_MAX = 1;
  166.        endcase
  167.     end
  168. ​
  169. /****************************************************************
  170.                     tx时序
  171. ****************************************************************/
  172.     always @(*)begin 
  173.         case (state)
  174.             IDLE    :   tx = 1;
  175.             START   :   tx = 0;
  176.             DATA    :   if(tx_data_r[bit_cnt])  tx= 1;
  177.                         else tx = 0;
  178.             CHECK   :   tx = check_vld;
  179.             STOP    :   tx = 1;
  180.             default :   tx = 1;
  181.         endcase
  182.     end
  183. ​
  184.     assign      tx_ready = state == IDLE;
  185.     
  186. endmodule

5.3 仿真文件

  1. `timescale 1ns/1ns
  2.     
  3. module tx_tb();
  4. ​
  5. //激励信号定义 
  6.     reg             tb_clk      ;
  7.     reg             tb_rst_n    ;
  8.     reg     [7:0]   tx_data     ;
  9.     reg             tx_data_vld ;
  10. ​
  11. //输出信号定义     
  12.     wire            tx          ;
  13.    
  14. ​
  15. //时钟周期参数定义  
  16.     parameter       CLOCK_CYCLE = 20;   
  17. ​
  18. //模块例化
  19.  tx_uart #(
  20.      .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  21.      .BPS       ( 115200      ),    //系统波特率
  22.      .CLK       ( 50_000_000  ),    //系统时钟频率
  23.      .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  24.      .STOP_BIT  ( 1           )     //停止位
  25.  )tx_uart_inst( 
  26.      /* input                       */.clk         (tb_clk      ),
  27.      /* input                       */.rst_n       (tb_rst_n    ),
  28.      /* input                       */.tx_data_vld (tx_data_vld ),
  29.      /* input   [DATA_BIT - 1:0]    */.tx_data     (tx_data     ),
  30.      /* output                      */.tx_ready    (tx_ready    ),
  31.      /* output  reg                 */.tx          (tx          ) 
  32.  ); 
  33. ​
  34. //产生时钟
  35.     initial         tb_clk = 1'b0;
  36.     always #(CLOCK_CYCLE/2) tb_clk = ~tb_clk;
  37. ​
  38. //复位
  39.     initial  begin 
  40.         tb_rst_n = 1'b1;
  41.         #(CLOCK_CYCLE*2);
  42.         tb_rst_n = 1'b0;
  43.         #(CLOCK_CYCLE*20);
  44.         tb_rst_n = 1'b1;
  45.     end
  46. integer i;
  47. //描述输入
  48.     initial begin 
  49. ​
  50.         #(CLOCK_CYCLE*200);
  51.         #1;
  52.         tx_data     = 0;
  53.         tx_data_vld = 0;
  54.         #(CLOCK_CYCLE*4);
  55.     for ( i= 0;i<10 ;i=i+1 ) begin
  56.         #(CLOCK_CYCLE*20);
  57.         tx_data_vld = 1;
  58. ​
  59.         tx_data = {$random}%256;
  60.         #20;
  61.         tx_data_vld = 0;
  62.         wait(tx_uart_inst.stop2idle == 1);
  63.     end   
  64.         
  65.         #100800;
  66.         $stop;
  67.     end
  68. endmodule

5.4 测试结果

模拟多次数据传输：

放大：

5.5 上板测试（tx_text）

这里引入一个按键消抖模块作为接收使能，检验代码如下：

  1. /**************************************功能介绍***********************************
  2. Date    : 
  3. Author  : linxiaoxiao.
  4. Version : 
  5. Description: 测试tx模块
  6. *********************************************************************************/
  7.     
  8. //---------<模块及端口声名>------------------------------------------------------
  9. module tx_text( 
  10.     input               clk     ,
  11.     input               rst_n   ,
  12.     input               key_in  ,
  13.      
  14.     output              tx
  15. );                               
  16.     
  17. //---------<内部信号定义>-----------------------------------------------------
  18. ​
  19.     wire                key_down;
  20.     
  21. //模块例化
  22.     tx_uart #(
  23.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  24.     .BPS       ( 115200      ),    //系统波特率
  25.     .CLK       ( 50_000_000  ),    //系统时钟频率
  26.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  27.     .STOP_BIT  ( 1           )     //停止位
  28. )tx_uart_inst( 
  29.     /* input                        */.clk         ( clk            ),
  30.     /* input                        */.rst_n       ( rst_n          ),
  31.     /* input                        */.tx_data_vld ( key_down       ),
  32.     /* input    [DATA_BIT - 1:0]    */.tx_data     ( 8'hac          ),
  33. ​
  34.     /* output                       */.tx_ready    ( tx_ready       ),
  35.     /* output   reg                 */.tx          ( tx             ) 
  36. );
  37.     
  38. ​
  39. fsm_key_filter  #( .WIDTH(1))  fsm_key_filter_inst ( 
  40.    /* input                    */.clk      ( clk      ),
  41.    /* input                    */.rst_n    ( rst_n    ),
  42.    /* input        [WIDTH-1:0] */.key_in   ( key_in   ),
  43.    /* output  reg   [WIDTH-1:0]*/.key_down ( key_down )     
  44. );      
  45.     
  46.     
  47. endmodule

配置引脚

  1. #引脚参数导入脚本
  2. #时钟、复位
  3. set_location_assignment PIN_E1 -to clk
  4. set_location_assignment PIN_E15 -to rst_n
  5. ​
  6. #UART
  7. #set_location_assignment PIN_M2 -to uart_rx
  8. set_location_assignment PIN_G1 -to tx

串口窗口 可设置奇偶校验：

六、接收模块（rx）

6.1 接收模块状态跳转

IDLE:空闲状态，无数据传输，输出高电平，当tx_data_vld信号到来时跳转到START；  

START:起始位，无数据传输，输出低电平为 ，延时结束后至DATA； 

DATA:数据位，进行数据传输，先发送低比特，根据数据输出高低电平，假如有校验位，跳到CHECK，假如数据传输不设校验位，跳转到STOP；  

CHECK：奇偶校验位

STOP:停止位，高电平，共 1 位。  发送模块在上一状态向下一状态切换时，改变电平

6.2 接收模块  Verilog 设计文件

  1. /**************************************功能介绍***********************************
  2. Date	: 2023年9月18日22:37:53
  3. Author	: linxiaoxiao.
  4. Version	: 
  5. Description: uart串口接收模块
  6. *********************************************************************************/
  7. //例化模版
  8. // rx_uart #(
  9. //     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  10. //     .BPS       ( 115200      ),    //系统波特率
  11. //     .CLK       ( 50_000_000  ),    //系统时钟频率
  12. //     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  13. //     .STOP_BIT  ( 1           )     //停止位
  14. // )rx_uart_inst( 
  15. //  /* input				        */ .clk		    (),
  16. //  /* input				        */ .rst_n	    (),
  17. //  /* input	reg                 */ .rx          (),	
  18. //  /* output                      */  .rx_data_vld (),
  19. //  /* output	[DATA_BIT - 1:0]    */ .rx_data     (),
  20. //  /* output                     */  .rx_ready    ()
  21. // // );		
  22.  
  23. //---------<模块及端口声名>------------------------------------------------------
  24. module rx_uart#(
  25.     parameter                   CHECK_BIT =  "None"      ,    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  26.     parameter                   BPS       =  115200      ,    //系统波特率
  27.     parameter                   CLK       =  50_000_000  ,    //系统时钟频率
  28.     parameter                   DATA_BIT  =  8           ,    //数据位（6、7、8）
  29.     parameter                   STOP_BIT  =  1                //停止位
  30. )( 
  31.     input				        clk		    ,
  32.     input				        rst_n	    ,
  33.     input	                    rx          ,
  34.     output                      rx_data_vld ,	
  35.     output	[DATA_BIT - 1:0]    rx_data     ,
  36.     output                      rx_ready    
  37.    
  38. );								 
  39. //---------<参数定义>--------------------------------------------------------- 
  40.  
  41. //波特计数最大值
  42.     localparam          BPS_MAX =   CLK/BPS;
  43. //状态机参数定义
  44.     localparam          IDLE    = 0 ,//空闲
  45.                         START   = 1 ,//起始位
  46.                         DATA    = 2 ,//数据位
  47.                         CHECK   = 3 ,//奇偶校验位 
  48.                         STOP    = 4 ;//停止位
  49.  
  50. //---------<内部信号定义>-----------------------------------------------------
  51.  
  52.     reg 	[2:0]	        state        ;//现态
  53.         
  54. //状态转移条件      
  55.     wire                    idle2start  ;
  56.     wire                    start2data  ;
  57.     wire                    data2check  ;
  58.     wire                    data2stop   ;
  59.     wire                    check2stop  ;
  60.     wire                    stop2idle   ;
  61.         
  62.     reg	  [25:0]	        bps_cnt	    ;
  63.     wire  			        add_bps_cnt ,
  64.                             end_bps_cnt	;
  65.     reg	  [3:0]	            bit_cnt	   	,
  66.                             BIT_MAX     ;
  67.     wire  			        add_bit_cnt ,
  68.                             end_bit_cnt	;
  69.  
  70.     reg   [DATA_BIT - 1:0]  temp_data   ;//输入数据零时缓存
  71.  
  72.     reg                     check_reg   ;//校验寄存
  73.     wire                    check_vld   ;//校验位使能
  74.  
  75.     reg                     rx_r0       ,//输入数据同步寄存
  76.                             rx_r1       ;
  77.     wire                    flag_n      ;//下降沿监测 确定rx采样时序
  78.     
  79. /****************************************************************
  80.                     输入数据寄存（同步打拍）
  81. ****************************************************************/
  82.     always @(posedge clk or negedge rst_n)begin 
  83.         if(!rst_n)begin
  84.             rx_r0 <= 0;
  85.             rx_r1 <= 0;
  86.         end 
  87.         else begin 
  88.            rx_r0 <= rx;
  89.            rx_r1 <= rx_r0;
  90.         end 
  91.     end
  92. //下降沿标志
  93.     assign  flag_n = !rx_r0 && rx_r1;
  94. /****************************************************************
  95.                     数据接收逻辑
  96. ****************************************************************/
  97.     always @(posedge clk or negedge rst_n)  
  98.         if(!rst_n) 
  99.             temp_data <= 'd0;
  100.         else if(state == DATA && bps_cnt == BPS_MAX >> 1) 
  101.             temp_data[bit_cnt] <= rx_r0;
  103. /****************************************************************
  104.                    接收数据校验
  105. ****************************************************************/  
  106.     always @(posedge clk or negedge rst_n) 
  107.         if(!rst_n)
  108.             check_reg <= 'd0;
  109.         else if(state == CHECK && bps_cnt == BPS_MAX >> 1)
  110.             check_reg <= rx_r0;
  111. //校验位选择
  112.     assign  check_vld = (CHECK_BIT == "Odd")?~^temp_data : ^temp_data;
  113.  
  114. /****************************************************************
  115.                     fsm
  116. ****************************************************************/
  117. // 时序逻辑描述状态转移
  118. always @(posedge clk or negedge rst_n)begin 
  119.     if(!rst_n)begin
  120.         state <= IDLE;
  121.     end 
  122.     else case(state)
  123.             IDLE    : if(idle2start) state <= START;  
  124.             START   : if(start2data) state <= DATA ;   
  125.             DATA    : if(data2check) state <= CHECK; 
  126.                 else  if(data2stop ) state <= STOP ;   
  127.             CHECK   : if(check2stop) state <= STOP ;    
  128.             STOP    : if(stop2idle ) state <= IDLE ;    
  129.             default : state <= IDLE ;
  130.         endcase
  131.     end
  132.               
  133.     assign    idle2start = state == IDLE  && flag_n     ;
  134.     assign    start2data = state == START && end_bit_cnt;
  135.     assign    data2check = state == DATA  && end_bit_cnt && CHECK_BIT != "None";
  136.     assign    data2stop  = state == DATA  && end_bit_cnt && CHECK_BIT == "None";
  137.     assign    check2stop = state == CHECK && end_bit_cnt;
  138.     assign    stop2idle  = state == STOP  && end_bit_cnt;    
  139.  
  140. /****************************************************************
  141.                 bps_cnt                    
  142. ****************************************************************/
  143.     always @(posedge clk or negedge rst_n)begin 
  144.        if(!rst_n)begin
  145.             bps_cnt <= 'd0;
  146.         end 
  147.         else if(add_bps_cnt)begin 
  148.             if(end_bps_cnt)begin 
  149.                 bps_cnt <= 'd0;
  150.             end
  151.             else begin 
  152.                 bps_cnt <= bps_cnt + 1'b1;
  153.             end 
  154.         end
  155.     end 
  156.     
  157.     assign add_bps_cnt = state != IDLE;
  158.     assign end_bps_cnt = add_bps_cnt && bps_cnt == BPS_MAX - 1;
  160. /****************************************************************
  161.                     bit_cnt
  162. ****************************************************************/      
  163.     always @(posedge clk or negedge rst_n)begin 
  164.        if(!rst_n)begin
  165.             bit_cnt <= 'd0;
  166.         end 
  167.         else if(add_bit_cnt)begin 
  168.             if(end_bit_cnt)begin 
  169.                 bit_cnt <= 'd0;
  170.             end
  171.             else begin 
  172.                 bit_cnt <= bit_cnt + 1'b1;
  173.             end 
  174.         end
  175.     end 
  176.     
  177.     assign add_bit_cnt = end_bps_cnt;
  178.     assign end_bit_cnt = add_bit_cnt && bit_cnt == BIT_MAX - 1;
  179. //计数器复用
  180.     always @(*)begin 
  181.        case (state)
  182.         START  : BIT_MAX = 1;
  183.         DATA   : BIT_MAX = DATA_BIT;
  184.         CHECK  : BIT_MAX = 1;
  185.         STOP   : BIT_MAX = STOP_BIT;
  186.         default: BIT_MAX = 1;
  187.        endcase
  188.     end
  189.  
  190. /****************************************************************
  191.                     输出逻辑           
  192. ****************************************************************/
  193.  
  194.     assign      rx_ready     = state == IDLE;
  195.     assign      rx_data_vld  = (CHECK_BIT == "None")? stop2idle
  196.                              : (stop2idle && (check_vld == check_reg))? 1
  197.                              : 0;
  198.  
  199.     assign rx_data =(state == STOP && bit_cnt == STOP_BIT - 1) ? temp_data : 'b0 ;
  200.     
  201. endmodule

6.3 仿真文件

两种模拟输入方式，都在下面体现了：

  1. `timescale 1ns/1ns
  2.     
  3. module rx_tb ();
  4.  
  5. //激励信号定义 
  6.     reg				clk  	    ;
  7.     reg				rst_n	    ;
  8.     reg		        /* tx_data_vld	, */rx_din;
  9. /*     reg  [7:0]      tx_data     ; */
  10. /*     wire            tx   ; */
  11.  
  12. //输出信号定义	 
  13.     wire	    	/* tx_ready      , */rx_data_vld ;
  14.  
  15.  
  16.  
  17.  
  18. //时钟周期参数定义	
  19.     parameter		CLOCK_CYCLE = 20;  
  20.  
  21.  
  22. //模块例化
  23. //  tx_uart #(
  24. //      .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  25. //      .BPS       ( 115200      ),    //系统波特率
  26. //      .CLK       ( 50_000_000  ),    //系统时钟频率
  27. //      .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  28. //      .STOP_BIT  ( 1           )     //停止位
  29. //  )tx_uart_inst( 
  30. //      /* input				        */.clk		   (clk		    ),
  31. //      /* input				        */.rst_n	   (rst_n	    ),
  32. //      /* input                       */.tx_data_vld (tx_data_vld ),
  33. //      /* input	[DATA_BIT - 1:0]    */.tx_data     (tx_data     ),
  34. //      /* output                      */.tx_ready    (tx_ready    ),
  35. //      /* output	reg                 */.tx	       (tx	        ) 
  36. //  );	
  37. 					
  38.  
  39. rx_uart #(
  40.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  41.     .BPS       ( 115200      ),    //系统波特率
  42.     .CLK       ( 50_000_000  ),    //系统时钟频率
  43.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  44.     .STOP_BIT  ( 1           )     //停止位
  45. )rx_uart_inst( 
  46.  /* input				        */ .clk		    ( clk	      ),
  47.  /* input				        */ .rst_n	    ( rst_n       ),
  48.  /* input	reg                 */ .rx          ( rx_din      ),	
  49.  /* output                      */ .rx_data_vld ( rx_data_vld ),
  50.  /* output	[DATA_BIT - 1:0]    */ .rx_data     ( rx_data     ),
  51.  /* output                     */  .rx_ready    ( rx_ready    )
  52. );	
  53.  
  54.  
  55. //产生时钟
  56.     initial 		clk = 1'b0;
  57.     always #(CLOCK_CYCLE/2) clk = ~clk;
  59. //产生激励
  60.     initial  begin 
  61.         rst_n = 1'b1;
  62.         #(CLOCK_CYCLE*2);
  63.         rst_n = 1'b0;
  64.         #(CLOCK_CYCLE*20);
  65.         rst_n = 1'b1;
  66.     end
  67.  
  68.     initial begin 
  69.         repeat(5)begin
  70. 		rx_din = 1'b1;
  71. 		#(20*100)
  72. 		rx_din = 1'b0;
  73. 		#(434*20)
  74. 		repeat(8)begin
  75. 		rx_din = {$random};
  76. 		#(434*20);
  77. 		end
  78.         rx_din = 1'b1;
  79. 		wait(rx_data_vld == 1);
  80. 	end
  81. 	#10000;
  82. 	$stop;
  84.         // tx_data   = 0;
  85.         // tx_data_vld = 0;
  86.         // #(CLOCK_CYCLE*6);
  87.         
  88.         // tx_data_vld = 1;
  89.         // repeat(8) begin
  90.         //     tx_data = {$random};#20;
  91.         //     tx_data_vld = 0;
  92.         //     #200;
  93.         //     tx_data_vld = 1;
  94.         //     wait(tx_ready == 1);
  95.         //     #20;
  96.         // end
  97.         // #20000000;
  98.         // $stop;
  99.     end
  101. endmodule

6.5 上板测验（加入tx模块的串口回环）

代码：

  1. /**************************************功能介绍***********************************
  2. Date	: 
  3. Author	: linxiaoxiao.
  4. Version	: 
  5. Description:  串口回环（未加fifo）
  6. *********************************************************************************/ 
  7. //---------<模块及端口声名>------------------------------------------------------
  8. module top( 
  9.     input				clk		,
  10.     input				rst_n	,
  11.     input               rx      ,
  12.      
  13.     output		        tx
  14. );								 
  15.   
  16. //---------<内部信号定义>-----------------------------------------------------
  17.  
  18.     wire       [7:0]    rx_data    ;
  19.     wire                tx_ready   ;
  20.     wire                rx_data_vld;
  21.  
  22. //模块例化
  23.     tx_uart #(
  24.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  25.     .BPS       ( 115200      ),    //系统波特率
  26.     .CLK       ( 50_000_000  ),    //系统时钟频率
  27.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  28.     .STOP_BIT  ( 1           )     //停止位
  29. )tx_uart_inst( 
  30.     /* input				        */.clk		   ( clk		    ),
  31.     /* input				        */.rst_n	   ( rst_n	        ),
  32.     /* input                        */.tx_data_vld ( rx_data_vld && tx_ready ),
  33.     /* input	[DATA_BIT - 1:0]    */.tx_data     ( rx_data        ),
  34.  
  35.     /* output                       */.tx_ready    ( tx_ready       ),
  36.     /* output	reg                 */.tx	       ( tx	            ) 
  37. );
  38.     
  39. rx_uart #(
  40.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  41.     .BPS       ( 115200      ),    //系统波特率
  42.     .CLK       ( 50_000_000  ),    //系统时钟频率
  43.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  44.     .STOP_BIT  ( 1           )     //停止位
  45. )rx_uart_inst( 
  46.  /* input				        */ .clk		    ( clk	      ),
  47.  /* input				        */ .rst_n	    ( rst_n       ),
  48.  /* input	reg                 */ .rx          ( rx          ),
  49.  /* output                      */ .rx_data_vld ( rx_data_vld ),
  50.  /* output	[DATA_BIT - 1:0]    */ .rx_data     ( rx_data     ),
  51.  /* output                     */  .rx_ready    ( rx_ready    )
  52. );	
  53.    
  54. endmodule

七、uart_ctrl模块（fifo）

7.1 引入fifo作为数据缓冲器的意义

在串口通信中，采用缓冲器FIFO的主要意义是解决数据传输中的**时序差异**问题，并提供数据的缓冲和流控能力。具体而言，它有以下几个作用：

1. 时序匹配：串口通信中发送方和接收方的时钟频率可能存在差异，使用FIFO可以将数据以一定的速率存储在缓冲区中，从而实现发送方和接收方之间的时序匹配，避免数据的丢失和错误。

2. 数据缓冲：在数据传输中，当发送方产生数据的速率快于接收方处理数据的速率时，FIFO可以暂时存储多出来的数据，保证数据不会丢失。

3. 流控控制：当接收方处理能力不足以处理发送方的数据时，FIFO可以用于流控，即发送方通过监测FIFO的状态来控制数据的发送速率，从而避免数据的丢失。

4. 缓存传输：一些应用场景中，需要在某个特定时刻对数据进行处理，而不是即时处理。FIFO可以将接收到的数据缓存在缓冲区中，待到特定时刻再进行处理。

总之，**FPGA串口数据缓冲器FIFO在数据传输中起到了时序匹配、数据缓冲、流控控制和缓存传输的重要作用，提高了数据传输的可靠性和灵活性。**

7.2 fifo IP的配置

7.3 uart_ctrl 设计文件

  1. /**************************************功能介绍***********************************
  2. Date	: 2023年9月21日21:48:59
  3. Author	: linxiaoxiao.
  4. Version	: 
  5. Description: uart_ctrl控制模块——fifo
  6. *********************************************************************************/
  7. //---------<模块及端口声名>------------------------------------------------------
  8. module uart_ctrl( 
  9.     input				clk		    ,
  10.     input				rst_n	    ,
  11.     
  12.     input		[7:0]	rx_data	    ,
  13.     input		    	rx_data_vld	,  
  14.     input               tx_ready    ,
  15.     output	    [7:0]	tx_data	    ,
  16.     output	        	tx_data_vld	   
  17. );								   
  18. //---------<内部信号定义>-----------------------------------------------------
  19.  
  20.     wire            fifo_empty  ;
  21.     wire            fifo_full   ;
  22.  
  23.     fifo	fifo_inst (
  24. 	        .aclr   ( ~rst_n        ),
  25. 	        .clock  ( clk           ),
  26. 	        .data   ( rx_data       ),
  27. 	        .rdreq  ( ~fifo_empty && tx_ready  ),
  28. 	        .wrreq  ( rx_data_vld && ~fifo_full ),
  29. 	        .empty  ( fifo_empty    ),
  30. 	        .full   ( fifo_full     ),
  31. 	        .q      ( tx_data       ),
  32. 	        .usedw  (               )
  33. 	);
  34.         
  35.     assign          tx_data_vld = tx_ready && ~fifo_empty ;
  36.  
  37. endmodule

八、顶层整合

8.1 top文件

  1. /**************************************功能介绍***********************************
  2. Date	: 
  3. Author	: linxiaoxiao.
  4. Version	: 
  5. Description:  
  6. *********************************************************************************/
  7.     
  8. //---------<模块及端口声名>------------------------------------------------------
  9. module top( 
  10.     input				clk		,
  11.     input				rst_n	,
  12.     input               rx      ,   
  13.     output		        tx
  14. );								 
  15. //---------<内部信号定义>-----------------------------------------------------
  16.  
  17.     wire       [7:0]    tx_data    , rx_data  ;
  18.     wire                tx_ready   , rx_ready ;
  19.     wire                tx_data_vld,rx_data_vld;
  20.  
  21. //模块例化
  22.     tx_uart #(
  23.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  24.     .BPS       ( 115200      ),    //系统波特率
  25.     .CLK       ( 50_000_000  ),    //系统时钟频率
  26.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  27.     .STOP_BIT  ( 1           )     //停止位
  28. )tx_uart_inst( 
  29.     /* input				        */.clk		   ( clk		    ),
  30.     /* input				        */.rst_n	   ( rst_n	        ),
  31.     /* input                        */.tx_data_vld ( tx_data_vld    ),
  32.     /* input	[DATA_BIT - 1:0]    */.tx_data     ( tx_data        ),
  33.  
  34.     /* output                       */.tx_ready    ( tx_ready       ),
  35.     /* output	reg                 */.tx	       ( tx	            ) 
  36. );
  37.     
  38. uart_ctrl uart_ctrl_inst( 
  39.     /* input				 */.clk		    ( clk		    ),
  40.     /* input				 */.rst_n	    ( rst_n	        ),
  41.     /* input		[7:0]	 */.rx_data	    ( rx_data	    ),
  42.     /* input		    	 */.rx_data_vld ( rx_data_vld   ),  
  43.     /* input                 */.tx_ready    ( tx_ready      ),
  44.     /* output	    [7:0]	 */.tx_data	    ( tx_data	    ),
  45.     /* output	        	 */.tx_data_vld ( tx_data_vld   )   
  46. );				
  47.  
  48. rx_uart #(
  49.     .CHECK_BIT ( "None"      ),    //校验位    “None”无校验 “Odd”奇校验，“Even”偶校验
  50.     .BPS       ( 115200      ),    //系统波特率
  51.     .CLK       ( 50_000_000  ),    //系统时钟频率
  52.     .DATA_BIT  ( 8           ),    //数据位（6、7、8）
  53.     .STOP_BIT  ( 1           )     //停止位
  54. )rx_uart_inst( 
  55.  /* input				        */ .clk		    ( clk	      ),
  56.  /* input				        */ .rst_n	    ( rst_n       ),
  57.  /* input	reg                 */ .rx          ( rx          ),
  58.  /* output                      */ .rx_data_vld ( rx_data_vld ),
  59.  /* output	[DATA_BIT - 1:0]    */ .rx_data     ( rx_data     ),
  60.  /* output                     */  .rx_ready    ( rx_ready    )
  61. );	
  62. endmodule

8.2 整体仿真

8.2.1 仿真文件

  1. `timescale 1ns/1ns
  2.     
  3. module tb_top ();
  4.  
  5. //激励信号定义 
  6.     reg				clk  	    ;
  7.     reg				rst_n	    ;
  8.     reg		        rx_din      ;
  9.  
  10. //时钟周期参数定义	
  11.     parameter		CLOCK_CYCLE = 20;  
  12. 					
  13.  
  14. top top_inst( 
  15.     /* input	      */.clk    ( clk    ),
  16.     /* input	      */.rst_n	( rst_n  ),
  17.     /* input          */.rx     ( rx_din ),
  18.     /* output		  */.tx     ( tx     )
  19. );								 
  20.  
  21. //产生时钟
  22.     initial 		clk = 1'b0;
  23.     always #(CLOCK_CYCLE/2) clk = ~clk;
  25. //产生激励
  26.     initial  begin 
  27.         rst_n = 1'b1;
  28.         #(CLOCK_CYCLE*2);
  29.         rst_n = 1'b0;
  30.         #(CLOCK_CYCLE*20);
  31.         rst_n = 1'b1;
  32.     end
  33.  
  34.     initial begin 
  35.         repeat(5)begin
  36. 		rx_din = 1'b1;
  37. 		#(20*100)
  38. 		rx_din = 1'b0;
  39. 		#(434*20)
  40. 		repeat(8)begin
  41. 		rx_din = {$random};
  42. 		#(434*20);
  43. 		end
  44.         rx_din = 1'b1;
  45. 		wait(top_inst.rx_uart_inst.rx_data_vld == 1);
  46. 	end
  47. 	#10000;
  48. 	$stop;
  49.     end
  51. endmodule
8.2.2 仿真波形分析

九、 上板检测

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