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本文包含2024年“华数杯”B 题 VLSI 电路单元的自动布局 完整解题过程、思路、代码。
要解决这个问题,我们需要设计一个数学模型来估计电路单元之间的总连接线长。由于实际计算 RSMT 是 NP 难问题,我们将使用 HPWL 作为基础,但需要对其进行调整,以尽可能接近 RSMT 的结果。我们可以采用一种简单的调整策略,结合电路单元连线接口的坐标来改进 HPWL 估计。
HPWL 和 RSMT 估计
HPWL (Half-Perimeter Wirelength):对每组电路单元,HPWL 计算为包围所有电路单元的最小矩形的半周长。
RSMT (Rectilinear Steiner Minimal Tree):RSMT 是通过插入斯坦纳点来构建的最小线段长度,但在此问题中我们不直接计算 RSMT,而是通过优化来逼近它。
调整 HPWL 模型
为了使 HPWL 更接近 RSMT,我们可以考虑引入一个系数 ( \alpha ),将 HPWL 进行调整,使其更接近 RSMT。调整后的估计线长模型
使用 NumPy
和 SciPy
来计算调整后的 HPWL:
import numpy as np
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