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IP核是使用FPGA进行快速开发的一大法宝,FPGA有几个常用的IP核,如今天要写的PLL,即锁相环,还有FIFO,ROM等。熟练使用这些IP核,在一一些大型的项目中会省很多的精力,今天就通过一个实例来理解一下锁相环IP核。
首先还是继续了解一下IP核:
下面通过一个简单的实例从头到尾的了解一下FPGA PLL IP核开发的流程以及详细步骤。
笔者使用的是Notepad++编写RTL代码:
编写完成后再Quartus II中打开:
进行分析与综合:无致命问题!
查看RTL视图:
编写完成后存放在之前建好的仿真测试代码文件夹中。
步骤:Assignments-Settings-EDA Tool Settings-Simulation
设置NativeLink:
可以看到仿真得到的结果输出的四个时钟频率正好就是之前预先设计的四种时钟频率!
做好的学习方式就是别管太多,先做一堆shi一样的东西出来,再去不断迭代,优化,迭代。直至完成。
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