AXI4与AXI3的区别_axi3总线读写时序

1.burst length

AXI4对burst length进行了扩展。AXI3最大burst length是16 beats，而AXI4支持最大到256 beats，但是仅支持INCR burst type超过16 beats，exclusive access也不能超过16beats。但是根据经验来讲各家公司好像也没太遵循这个规则，很多AXI3的IP awlen/arlen的位宽是多少，支持多大的burst length也是根据自己的情况来定的，其实这个对protocol的完整性没什么影响，所以大家也是根据自己的系统需求来定，但一般还是2的n次方。

2.增加QoS(quality of service)

其实ARM自己也没有明确认为好AWQOS和ARQOS的意义，比较像sideband信号，spec里面举例是说用于标识command的priority。但其实很多IP自己有urgent,ultra,flush等sideband信号实现的。

3.增加multiple region interface

增加了AWREGION和ARREGION，这个比较属于系统组的应用。

（1）给transaction标识region，从而很方便的实现logical adress到physical address的address mapping,如一个logical address标识为不同的region，就可以mapping到不同的物理地址上去。所以不需要slave用额外的decoder去支援不同的逻辑地址。

（2）通过划分region，对某些physical allocation进行保护，别如某个region只能被non-secure write，某个region只能被secure write

4.修改了write response dependencies

在AXI3中规定一定要在write channel结束之后slave才能B channel response；而在AXI4中额外规定AW channel结束才可以回write response。

这是因为，如果发生W channel before AW channel的case时，没有AXI4的规定，B channel也有可能先于AW channel完成。

说实话，即使碰到过W channel before AW channel的情况，也是说W可以先于AW，但是slave一般会把wready先拉低，等AW channel完成后才收data。所以没有碰到过B channel先于AW channel完成的情况。

5.AWCACHE/ARCHACHE的修改

AXI3中对bit0定义为cacheable bit，但在AXI4中定义为modifiable bit。用于标识tansaction是否被允许修改，比如拆分成多个小的transaction或被merged成其它transaction.(除大于16beats以上的transaction)

其它bit没太接触过，不做解释。感觉这一块对系统应该比较相关，修改也比较大 

6.Removal of WID

为了减小设计复杂度，减小pin-count，AXI4将W channel的WID给拿掉了，也就是说，AXI4没有W channel的out of order和interleave特性了。所有data必须是in order的。

7.Removal of locked transactions

8.AXI4-lite

这个lite协议其实主要目的是简化protocol，用于系统上对register的访问，到目前接触的项目一般都是通过APB,I2C,RGST或自己定义的ATB类似的协议处理寄存器相关的访问，所以只简单了解过AXI4-LITE，不作说明

https://blog.csdn.net/ivy_reny/article/details/62884564
https://blog.csdn.net/firstlai/article/details/71190718

1.burst length

AXI4对burst length进行了扩展：AXI3最大burstlength是16 beats,而AXI4支持最大到256 beats，但是仅支持INCR burst type超过16 beats，exclusiveaccess也不能超过16beats;。但是根据经验来讲各家公司好像也没太遵循这个规则，很多AXI3的IP awlen/arlen的位宽是多少，支持多大的burstlength也是根据自己的情况来定的，其实这个对protocol的完整性没什么影响，所以大家也是根据自己的系统需求来定，但一般还是2的n次方。

2.增加QoS(quality of service)

其实ARM自己也没有明确认为好AWQOS和ARQOS的意义，比较像sideband信号，spec里面举例是说用于标识command的priority。但其实很多IP自己有urgent,ultra,flush等sideband信号实现的。

3.增加Multiple region interface

增加了AWREGION和ARREGION，这个比较属于系统组的应用。以我实际碰到case的经验来讲有几个好处。
    1.给transaction标识region，从而很方便的实现logicaladress到physical address的address mapping,如一个logicaladdress标识为不同的region，就可以mapping到不同的物理地址上去。所以不需要slave用额外的decoder去支援不同的逻辑地址。
    2. 通过划分region，对某些physicalallocation进行保护，别如某个region只能被non-secure write，某个region只能被securewrite。
    4.修改了writeresponse dependencies
    在AXI3中规定一定要在writechannel结束之后slave才能B channel response; 而在AXI4中额外规定AWchannel结束才可以回write response。这是因为，如果发生W channelbefore AW channel的case时，没有AXI4的规定，Bchannel也有可能先于AW channel完成。

    说实话，即使碰到过Wchannel before AW channel的情况，也是说W可以先于AW，但是slave一般会把wready先拉低，等AWchannel完成后才收data。所以没有碰到过B channel先于AWchannel完成的情况。

5.AWCACHE/ARCHACHE的修改

AXI3中对bit0定义为cacheable bit，但在AXI4中定义为modifiablebit。用于标识tansaction是否被允许修改，比如拆分成多个小的transaction或被merged成其它transaction.(除大于16beats以上的transaction)其它bit没太接触过，不做解释。感觉这一块对系统应该比较相关，修改也比较大 。

6.Removal of WID

为了减小设计复杂度，减小pin-count，AXI4将W channel的WID给拿掉了，也就是说，AXI4没有W channel的out oforder和interleave特性了。所有data必须是in order的。

7.AXI4-lite

这个lite协议其实主要目的是简化protocol，用于系统上对register的访问，到目前接触的项目一般都是通过APB,I2C,RGST或自己定义的ATB类似的协议处理寄存器相关的访问，所以只简单了解过AXI4-LITE，不作说明。

8 具体PIN脚区别

表 2-1 全局信号

表 2-2 写地址通道信号

表 2-3 写数据通道信号

AXI4取消了交织传输，也就是说传输的数据必须按地址顺序进行传输。AXI3的主机如果要支持非交织传输，需要将写交织深度配置为1，从机不需要更改。AXI3的WID可以来自AWID。

表 2-4 写响应通道信号

表 2-5 读地址通道信号

表 2-6 读数据通道信号

表 2-7 低功耗接口信号

 

9 转自文献

http://blog.csdn.net/fanyongwinner/article/details/51890976

http://blog.csdn.net/ganggang0000/article/details/52824757