DDR3控制器MIG调试总结_ddr clk_ref

1.在调试K7 FPGA DDR3传输视频时，DDR3用的AXI接口操作，会出现DDR3内部数据错乱和收不到FDMA的last信号，经分析时因为板子设计缺陷，DDR3频率过高（Clock Period：800M）,需要改为400M。

2.MIG输入时钟有两个，一个事clk_ref,另一个是sys_clk

      （1）clk_ref是用于调整延时用的，7系列必须是200M，400M可能会出问题；

      （2）sys_clk是给MIG内部逻辑提供时钟用的（直接到连接到MIG内部锁相环），必须和配置界面里面的Input Clock Period保持一致，否则会报以下错误：

     （3）配置过程中sys_clk选用400M，则Input Clock Period必须为400M。

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