FPGA_VHDL_VIVADO原理图+仿真_vivado顶层逻辑设计图

一、VIVADO原理图设计——学习可结合该博客——http://t.csdnimg.cn/ZGZHR

STEP ONE——创建工程

STEP TWO——创建源文件

有几种器件 create多少个design文件——entity接口+architecture行为描述——原理图器件端口+功能

综合设计——验证语法有无错误，没报错就可以下一步了

STEP TWO_IP——创建块设计——命名和工程名一致

原理图描述——右键源文件 add to module。。。。（添加器件）+原理图连线即可（器件连接关系）

原理图画布工具的一些小技巧——layout布局优化 + route连线优化 + 验证功能

右键块设计——先点击选项“输出头部文件”——后点击选项“生成头部文件” = 操作步骤

（有什么器件+连线关系）——（完成块设计功能描述的代码的实现=用vhdl代码完成各个器件的连接）——（将块设计的封装为一个元件 = 代码中只留出了输入输出引脚）= 代码变化

（各个只有接口的器件design文件—add module to—》块设计_i.vhdl）——（块设计的连接关系——》.vhdl）——（.vhdl—封装—》块设计_wrapper.vhdl）= 文件层次的变化

二、写激励文件tb——实例化——仿真

激励文件初识可以看看以下博文——http://t.csdnimg.cn/MspQo

 vhdl仿真激励文件 不需要时钟信号时 可采用wait for 10ms——代码参考这篇博客——http://t.csdnimg.cn/II8Gt

激励文件结构——学习参考下面这篇博文——http://t.csdnimg.cn/pTvsa

STEP ONE——创建仿真文件——工程名_tb.vhdl

entity不写is——end entity；

architecture behavior of entity is——

        component部件 必须是设计里的器件（wrapper） （部件端口名；2；3）；

        signal信号声明——（激励信号名——仿真图左侧信号名字/外部信号名字；2；3）；

begin——

dut(被测试元件)：component port map器件例化——（端口=>信号，2，3）；

process_1()——用于产生时钟信号的部分进程——end process；

process_2()——用于产生激励信号的部分进程——end process；

end behavior；