Vivado使用_vivado用什么语言

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前言

本篇关于Vivado的介绍和使用

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一、Vivado简介

Vivado设计套件,是赛灵思( Xilinx)公司最新的为其产品定制的
集成开发环境,支持 Block Design Verilog WHD等多种设计输入方
式,内嵌综合器以及仿真器,可以完成从设计输入、综合适配仿真到
下载的完整FPGA设计流程。
Vivado集成HLS( High Level Synthesis)工具,可以实现直接
使用C,C++以及 System CXilinx语言对的FGA器件进行编程。用
户无需手动创建RTL,通过高层次综合生成DL级的核,从而加速P
创建。

二、Vivado开发流程

一、打开软件

安装程序后点击图标或者在任务菜单中搜索vivado

二、新建工程

点击create project创建一个工程
设置工程名和路径
选择RTL工程，一般选择RTL工程
勾中添加设计文件
输入器件号xc7z020clg400-2

三、设计输入

add sources添加源文件
添加设计文件
create file创建一个文件
或者有已经创建好的文件的话直接添加也是可以

四、分析与综合

点击Open synthesized Design
会对模块生成一个原理图

五、约束输入

点击右上角的IO planing 设置一个管脚约束

约束设计查看原理图，根据原理图查看引脚位置
最后设计完对约束文件进行命名

六、生成和下载比特流

Generate Bitstream生成和实现比特流
点击open target连接开发板
连接成功之后就可以实现

总结

除此之外还有别的方法使用vivado，具体可以查看正点原子配套资料，这里就不细说了