如何提高个人的verilog能力_如何提升写verilog的能力

前言

光看不练，白扯
刚接触verilog的时候看了很多的概念，也抄了很多的代码，后来发现一些小错误还是时常发生，因为很多时候都是想当然的，没有深刻的去研究，比如reg和wire，always块中赋值需要进行reg定义，这个是非常的基础，但有时候就会忘记，还是因为练的太少。
有的时候步子迈的非常的快，基础没有打牢固，很多的小细节也注意不到，如case的结尾是endcase,
想当然casex的结尾就是endcasex，但是实际上，casex的结尾还是endcase，当然这些会再以后不断工作中提高吗，希望自己不要好高骛远了。
接下来介绍一些刷verilog的两个宝藏网站，一个是HdlBits一个是牛客网，HdlBit的题量要大一些，但是难度低一些，牛客网的难度要高一些，不适合上来就刷，一定要有了一点能力再去刷，不然会打击自己的自信心的，所以可以先刷完Hdlbits之后再刷牛客。

Hdlbits

官网链接:Hdlitbs
文章推荐：Hdlbits答案全解

牛客网

刷题链接：牛客网
视频解析：FPGA探索者
答案全解：
（1）入门篇
（2）进阶篇
（3）企业篇

结语

花上两个月的时间，把这些东西好好的弄一遍，简单的也不要不刷，也不是说刷上一遍就完事了，其实过一段时间还是可以重新刷的，多刷没有害处，温故而知新，题目没有给出答案，解题的方法有很多种，运行的速度和代码的行数都不太一样，这个时候是思想大爆发，发挥自己的能力，积少成多，厚积薄发吧。