笔试题-2023-小米-SOC芯片开发（C卷 SOC设计）【纯净题目版】_小米数字ic笔试

文章目录

• 单选题 2分
• • • • 1 以下关于stdcell阈值的说法，正确的是
      • 2 以下关于异步reset的说法，错误的是
      • 3 SDC中针对模块output delay (-max)的约束，假设时钟频率是100MHz，模块外delay是6ns，不考虑clock treel以及OCV等其他影响，则set_output_delay -max中的数值应该是
      • 4 关于单bit信号异步过域方法，描述正确的是
      • 5 DDRx的数据传输在时钟的上下边沿；假定8bit DDRx颗粒接口时钟频率是1066MHz,则其理论带宽是多少MByte/s
      • 6 以下关于stdcell驱动能力的说法，错误的是
      • 7 关于功耗的描述，正确的是
      • 8 关于多bit信号异步过域方法，描述错误的是
      • 9 以下哪些手段，不可以消除timing path的setup违例
      • 10 以下哪些手段，可以消除timing path的hold违例
      • 11 异步FIFO设计注意事项表述中，以下说法错误的是
      • 12 以下关于异步过域引起的亚稳态的说法，错误的是
      • 13 关于异步FIFO,以下说法错误的是
      • 14 使用异步FIFO时，若两侧时钟频率相同(异步关系)，过域数据紧密排列，则FIFO深度至少是多少才能不影响性能
      • 15 关于FIFO,以下说法正确的是
• 多选题
• • • • 1 按照电路类型，功耗的构成是
      • 2 关于高性能CPU Cache说法正确的是
      • 3 AXI总线性能会受以下哪些因素影响
      • 4 关于CPU的说法错误的是
      • 5 关于中断，描述正确的是
      • 6 AXI outstanding描述正确的是
      • 7 常见的低速传输接口有
      • 8 AXI总线协议的特点是
      • 9 code coverage包括
      • 10 以下哪些动作可以优化动态功耗
• 填空题
• • • • 1 使用同步FIFO时，写入侧的速率是每100个clock写入50个数据，读出侧的速率是每50个clock读取25个数据，要保证溢出(上溢)不会发生，FIFO深度至少应该是（）
      • 2 已知某个模块的最长关键路径data path delay (上一级DFF Q到下级DFF D端)为6ns, DFF的CP->Q是2ns, DFF的setup是2ns, hold是1ns,不考虑clock skew和OCV等其他影响因素，则该模块的最大工作时钟是__ MHz
      • 3 APB总线完成一次读或写访问， 至少需要__个apb clock cycle
      • 4 已知某系统中的一个AXI master,总线位宽是64bit,最大burst length是16, outstanding能力是16, 发起一次ddr读访问的latency 512clock cycle,该系统只有一个时钟， 频率是100MHz。则该master能达到的最大总线带宽是____MB
      • 5 AXI4总线包括____个 独立transaction channel