Vivado+Vitis操作流程（Hello World例程）_vivado vitis

一、Vivado端

1. 新建Vivado工程

• 新建工程【Create Project】【Next>】
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• 工程命名并选择保存路径【Next>】
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• 工程类型【Next>】
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• 根据自身需要选择器件型号【Next>】
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• 工程信息 确认信息无误【Finish】
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2. 新建Block Design文件

• 【Create Block Design】修改名称【OK】
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• 打开Diagram窗口 右击空白处或ctrl+i【Add IP...】
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• 添加需要的ZYNQ7 Processing System
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• 自动连线【Run Block Automatic】【OK】
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• 手动连接M_AXI_GP0_ACLK和FCLK_CLK0
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• 双击ZYNQ 器件进入配置界面 根据需要进行配置【OK】
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• Sources窗口找到.bd文件 右击选择【Generate Output Products...】
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• 【Generate】
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• 【OK】
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• Sources窗口找到.bd文件 右击选择【Create HDL Wrapper...】
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• 勾选【Let Vivado manage wrapper and auto-update】【OK】
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3. 工程编译并生成比特流

• 运行【Run Synthesis】
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• 生成比特流【Generate Bitstream】
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• 导出硬件【Export Hardware...】
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• 导出硬件平台（Vitis and PetaLinux）【Next>】
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• 输出 勾选【Include bitstream】【Next>】
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• 命名并为生成的.xsa文件设置存放路径【Next>】
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• 信息【Finish】
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二、Vitis端

• 打开Vitis（内部打开：Tools->Launch Vitis IDE）
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• 设置工作路径【Launch】
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1. 新建平台工程

• 【Create Platform Project】为平台项目命名【Next>】
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• 【Browse】选择刚才生成的.xsa文件【Finish】
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2. 新建应用工程

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• 【Next>】
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• 选择helloworld 【Next>】
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• 命名 【Next>】
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• 【Next>】
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• 选择Hello World 【Finish】
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3. 运行验证

• 右击hello world工程进行编译 【1 Launch Hardware】
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• 【Debug Configurations...】
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• 【Debug】 注意此处应该在System Project Debug下
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• 打开Vitis Serial Terminal 配置接口信息 【OK】
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• Resume 运行
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• 运行结果如下
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