数字IC后端实现项目案例分享（文末附赠书等活动）_数字后端时钟树张长

数字IC后端实现项目案例分享（文末附赠书等活动）

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首先我们来看下上周分享的时钟结构案例。如果做时钟树综合时不做特殊处理，clk chain 这个 moudle 下 reg 会和其他的 reg 做 balance，导致 clk chain 中 reg 的 clock tree latency 特别长。我们知道，clock tree 被垫的太长会有很多问题，比如 hold violation，route short，leakage 等问题。

针对上述问题，如果 design 已经进行 timing signoff 阶段，我们可以通过 eco clock tree，bypass 一大部分 clock inverter 即可轻松解决 hold 和绕线问题。

如果是在实现前期，我们完全可以通过分析时钟结构，得知 clk chain module 下寄存器的 clock tree 一定会特别长，那么我们可以提前将这类问题规避掉。

那么，要怎么解决呢？答案是将 OCC Controller 出来的几路时钟，加 guide buffer，分成两路来长时钟树。对的，你没看错，就是这么简单。

具体实施步骤和实现脚本，请移步小编的知识星球。

本周我们继续分享一个与时钟树相关的案例。你是否曾经也遇到过模块中局部区域存在很大的 hold violation，需要在每个 endpoint 点连续插七八个 hold buffer 的情况？你是否经时常遇到而束手无策呢？那么小编相信本期的案例分享一定能够解决一直困扰你的问题。

【案例分享】假设设计中的寄存器都是同步的。如果发现到 DFF3 这组寄存器 Data pin 存在较大 hold violation，请解释出现大 hold violation 的原因？并指出应该如何 fix? 假设硬插 hold buffer 会导致局部区域出现大量的 short，请问该如何解决？

案例分享的更多细节和解答，欢迎点击文末的 “阅读原文”，前往知识星球讨论交流。

【粉丝福利】

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在这里，目前已经规划并正着手做的事情：

• ICC/ICC2 lab 的编写

• 基于 ARM CPU 的后端实现流程

• 利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现

• 基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程

• 时钟树结构分析

• 低功耗设计实现

• 定期将项目中碰到的问题以案例的形式做技术分享

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