Ｘｉｌｉｎｘ　ＦＰＧＡ　引脚功能详细介绍_mgtavttrcal

Ｘｉｌｉｎｘ　ＦＰＧＡ　引脚功能详细介绍
注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚
XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号
2. IO_LXXY_ZZZ_# 多功能引脚
ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI2或者SPI4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号
FWE_B：O，BPI flash 的写使用信号
LDC：O，BPI模式配置期间为低电平
HDC：O，BPI模式配置期间为高电平
CSO_B：O，在并口模式下，工具链片选信号。在SPI模式下，为SPI flsah片选信号。
IRDY1/2,TRDY1/2：O，在PCI设计中，以LogiCORE IP方式使用。
DOUT_BUSY：O，在SelectMAP模式下，BUSY表示设备状态；在位串口模式下，DOUT提供配置数据流。
RDWR_B_VREF：I，在SelectMAP模式下，这是一个低电平有效的写使能信号；配置完成后，如果需要，ＲＤＷＲ＿Ｂ可以在BANK2中做为Vref。
HSWAPEN：I，在配置之后和配置过程中，低电平使用上拉。
INIT_B：双向，开漏，低电平表示配置内存已经被清理；保持低电平，配置被延迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示POST_CRC状态。
SCPn：I，挂起控制引脚SCP[7:0]，用于挂起多引脚唤醒特性。
CMPMOSI，CMPMISO，CMPCLK：N/A，保留。
M0，M1：I，配置模式选择。M0=并口（0）或者串口（1），M1=主机（0）或者从机（1）。
CCLK：I/O，配置时钟，主模式下输出，从模式下输入。
USERCCLK：I，主模式下，可行用户配置时钟。
GCLK：I，这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可以作为常规用户引脚。
VREF_#：N/A，这些是输入临界电压引脚。当外部的临界电压不必要时，他可以作为普通引脚。当做作bank内参考电压时，所有的VRef都必须被接上。
3. 多功能内存控制引脚
M#DQn：I/O，bank#内存控制数据线D[15:0]
M#LDQS：I/O，bank#内存控制器低数据选通脚
M#LDQSN：I/O，bank#中内存控制器低数据选通N
M#UDQS：I/O，bank#内存控制器高数据选通脚
M#UDQSN：I/O，bank#内存控制器高数据选通N
M#An：O，bank#内存控制器地址线A[14:0]
M#BAn：O，bank#内存控制bank地址BA[2:0]
M#LDM：O，bank#内存控制器低位掩码
M#UDM：O，bank#内存控制器高位掩码
M#CLK：O，bank#内存控制器时钟
M#CLKN：O，bank#内存控制器时钟，低电平有效
M#CASN：O，bank#内存控制器低电平有效行地址选通
M#RASN：O，bank#内存控制器低电平有效列地址选通
M#ODT：O，bank#内存控制器外部内存的终端信号控制
M#WE：O，bank#内存控制器写使能
M#CKE：O，bank#内存控制器时钟使能
M#RESET：O，bank#内存控制器复位
4.专用引脚
DONE_2：I/O，DONE是一个可选的带有内部上拉电阻的双向信号。作为输出，这个引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。
PROGRAM_B_2：I，低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。
SUSPEND：I，电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个专用引脚，而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有使用，这个引脚接地。
TCK：I，JTAG边界扫描时钟。
TDI：I，JTAG边界扫描数据输入。
TDO：O，JTAG边界扫描数据输出。
TMS：I，JTAG边界扫描模式选择
5.保留引脚
NC：N/A，
CMPCS_B_2：I，保留，不接或者连VCCO_2
6.其它
GND：
VBATT：RAM内存备份电源。一旦VCCAUX应用了，VBATT可以不接；如果KEY RAM没有使用，推荐把VBATT接到VCCAUX或者GND，也可以不接。
VCCAUX：辅助电路电源引脚
VCCINT：内部核心逻辑电源引脚
VCCO_#：输出驱动电源引脚
VFS：I，（LX45不可用）编程时，key EFUSE电源供电引脚。当不编程时，这个引脚的电压应该限制在GND到3.45V；当不使用key EFUSE时，推荐把该引脚连接到VCCAUX或者GND，悬空也可以。
RFUSE：I，（LX45不可用）编程时，key EFUSE接地引脚。当不编程时或者不使用key EFUSE时，推荐把该引脚连接到VCCAUX或者GND，然而，也可以悬空。

7.GTP 引脚
MGTAVCC：收发器混合信号电路电源引脚
MGTAVTTTX，MGTAVTTRX：发送，接收电路电源引脚
MGTAVTTRCAL：电阻校正电路电源引脚
MGTAVCCPLL0，MGTAVCCPLL1：锁相环电源引脚
MGTREFCLK0/1P，MGTREFCLK0/1N:差分时钟正负引脚
MGTRREF:内部校准终端的精密参考电阻引脚
MGTRXP[1:0]，MGTRXN[1:0]:差分接收端口
MGTTXP[1:0]，MGTTXN[1:0]:差分发送端口

• 1. Spartan-6系列封装概述
　　Spartan-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所有Spartan-6 LX器件之间的引脚分配是兼容的，所有Spartan-6 LXT器件之间的引脚分配是兼容的，但是Spartan-6 LX和Spartan-6 LXT器件之间的引脚分配是不兼容的。
表格 1Spartan-6系列FPGA封装

2. Spartan-6系列引脚分配及功能详述
   　　Spartan-6系列有自己的专用引脚，这些引脚是不能作为Select IO使用的，这些专用引脚包括：
   专用配置引脚，表格2所示 GTP高速串行收发器引脚，表格3所示
   表格 2Spartan-6 FPGA专用配置引脚

   注意：只有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引脚。
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表格 3Spartan-6器件GTP通道数目

  注意：LX75T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676中封装了8个GTP通道；LX100T在FG(G)484 和 CS(G)484中封装4个GTP通道，而在FG(G)676 和 FG(G)900中封装了8个GTP通道。
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如表4，每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4 TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO个数为102个，这102个单端引脚可作为51对差分IO使用，另外的32个引脚为电源或特殊功能如配置引脚。
表格 4Spartan6系列各型号封装可用的IO资源汇总

表格 5引脚功能详述
引脚名 方向 描述
User I/O Pins
IO_LXXY_# Input/
Output IO表示这是一个具有输入输出功能的引脚，XX表示该引脚在其Bank内的惟一标识，Y表示是差分引脚的P还是N引脚
Multi-Function Pins
IO_LXXY_ZZZ_# Zzz代表该引脚除IO功能之外的其他功能，
Dn Input/
Output
(during readback) 在SelectMAP/BPI模式中，D0—D15是用于配置操作的数据引脚，在从SelectMAP的回读阶段，当RDWR_B为低电平时，Dn为输出引脚，在配置过程结束后，该引脚可作为通用IO口使用
D0_DIN_MISO_MISO1 Input 在Bit-serial模式中，DIN是惟一的数据输入引脚；
在SPI模式中，MISO是主输入从输出引脚；
在SPI x2 or x4模式中，MISO1是SPI总线的第二根数据线；
D1_MISO2,
D2_MISO3 Input 在SelectMAP/BPI模式中，D1、D2是配置数据线的低2bit；在SPIx4 模式中，MISO2和MISO3是SPI总线的数据线的高2bit
An Output 在BPI模式中A0—A25是输出地址线，配置完成后，它们可作为普通IO使用
AWAKE Output 挂起模式中的状态输出引脚，如果没有使能挂起模式，该引脚可作为普通IO引脚
MOSI_CSI_B_MISO0 Input/
Output 在SPI配置模式中的主输出从输入引脚；
在SelectMAP模式中，CSI_B是低有效的Flash片选信号；
在SPI x2 or x4模式中，这是最低数据线
FCS_B Output 在BPI模式中，BPI flash的片选信号
FOE_B Output 在BPI模式中，BPI flash的输出使能
FWE_B Output 在BPI模式中，BPI flash写使能
LDC Output 在BPI模式中，在配置阶段LDC保持低电平
HDC Output 在BPI模式中，在配置阶段HDC保持低电平
CSO_B Output 在SelectMAP/BPI模式中，菊花链片选信号；
在SPI模式中，是SPI Flash的片选信号；

IRDY1/2,
TRDY1/2 Output 使用PCI 的IP Core时，它们作为IRDY和TRDY信号
DOUT_BUSY Output 在SelectMAP模式中，BUSY表示设备状态；
在Bit-serial模式中，DOUT输出数据给菊花链下游的设备
RDWR_B_VREF Input 在SelectMAP模式中，RDWR_B是低有效的写使能信号；配置完成后，可当做普通IO使用
HSWAPEN Input 当是低电平时，在配置之前将所有IO上拉
INIT_B Bidirectional
(open-drain) 低电平表示配置存储器是空的；当被拉低时，配置将被延时；如果在配置过程中变低，表示在配置过程中出现了错误；当配置结束后，这个引脚表示POST_CRC错误；
SCPn Input SCP0-SCP7是挂起控制引脚
CMPMOSI,
CMPMISO,
CMPCLK N/A 保留为将来使用，可用作普通IO
M0, M1 Input 配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=1表示从模式
CCLK Input/
Output 配置时钟，主模式下是输出时钟，从模式下是输入时钟
USERCCLK Input 主模式下可选的的用户输入配置时钟
GCLK Input 全局时钟引脚，它们可当做普通IO使用
VREF_# N/A 参考门限时钟引脚，当不用时可作为普通IO使用
Multi-Function Memory Controller Pins
M#DQn Input/
Output #Bank的存储控制器数据线
M#LDQS Input/
Output #Bank的存储控制器数据使能引脚
M#LDQSN Input/
Output #Bank的存储控制器数据使能引脚N
M#UDQS Input/
Output #Bank的存储控制器高位数据使能
M#UDQSN Input/
Output #Bank的存储控制器高位数据使能N
M#An Output #Bank的存储控制器地址线A[0:14]
M#BAn Output #Bank的存储控制器块地址线BA[0:2]
M#LDM Output #Bank的存储控制器低数据屏蔽
M#UDM Output #Bank的存储控制器高数据屏蔽
M#CLK Output #Bank的存储控制器时钟
M#CLKN Output #Bank的存储控制器时钟N
M#CASN Output #Bank的存储控制器列地址使能
M#RASN Output #Bank的存储控制器行地址使能
M#ODT Output #Bank的存储控制器终端电阻控制
M#WE Output #Bank的存储控制器写使能
M#CKE Output #Bank的存储控制器时钟使能
M#RESET Output #Bank的存储控制器复位
Dedicated Pins
DONE_2 Input/
Output 带可选上拉电阻的双向信号，作为输出，它代表配置过程的完成；作为输入，拉低可用来延迟启动
PROGRAM_B_2 Input 异步复位配置逻辑
SUSPEND Input 高电平使芯片进入挂起模式
TCK Input JTAG边界扫描时钟
TDI Input JTAG边界扫描数据输入
TDO Output JTAG边界扫描数据输出
TMS Input JTAG边界扫描模式
Reserved Pins
NC N/A 未连接引脚
CMPCS_B_2 Input 保留引脚，不连接或接VCCO_2
Other Pins
GND N/A 地
VBATT N/A 只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T芯片，解码关键存储器备用电源；若不使用关键存储器，则可将之连接VCCAUX、GND或者直接不连接
VCCAUX N/A 辅助电路的供电电源
VCCINT N/A 内部核逻辑资源
VCCO_# N/A #Bank的输出驱动器供电电源
VFS Input 只存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T芯片；解码器key EFUSE编程过程使用的供电电源，若不使用关键熔丝，则将该引脚连接到VCCAUX、GND或者直接不连接
RFUSE Input 只存在于LX75, LX75T, LX100, LX100T, LX150和LX150T；用于编程的解码器key EFUSE电阻，如果不编程或者不使用key EFUSE，则将该引脚连接到VCCAUX、GND或者直接不连接
3. Spartan-6系列GTP Transceiver引脚
引脚名 方向 描述
GTP Transceiver Pins
MGTAVCC N/A 收发器混合电路供电电源
MGTAVTTTX,
MGTAVTTRX N/A TX、RX电路供电电源
MGTAVTTRCAL N/A 电阻校准电路供电电源
MGTAVCCPLL0
MGTAVCCPLL1 N/A PLL供电电源
MGTREFCLK0/1P Input 正极参考时钟
MGTREFCLK0/1N Input 负极参考时钟
MGTRREF Input 内部校准电路的精密参考电阻
MGTRXP[0:1] Input 收发器接收端正极
MGTRXN[0:1] Input 收发器接收端负极
MGTTXP[0:1] Output 收发器发送端正极
MGTTXN[0:1] Output 收发器发送端负极
　　如表6所示，对LX25T，LX45T而言，只有一个GTP Transceiver通道，它的位置是X0Y0，所再Bank号为101；其他信号GTP Transceiver的解释类似。
表格 6GTP Transceiver所在Bank编号

关于XILINX FPGA中VRP/VRN管脚的使用

XILINX公司的Virtex系列FPGA芯片上，每个BANK都有一对VRP/VRN管脚。VRP/VRN管脚是一对多功能管脚，当一个BANK使用到某些DCI（Digitally Controlled Impedance）接口电平标准时，需要通过该BANK的VRP/VRN管脚接入参考电阻。此时，VRN通过一个参考电阻R上拉到Vcco，VRP通过一个参考电阻R下拉到地。VRP/VRN管脚提供一个参考电压供DCI内部电路使用，DCI内部电路依据此参考电压调整IO输出阻抗与外部参考电阻R匹配。当使用到DCI级联时，仅主BANK（master）需要通过VRP/VRN提供参考电压，从BANK（slave）不需要使用VRP/VRN，从BANK的VRP/VRN管脚可当成普通管脚使用。当VRP/VRN不用于DCI功能时，可用于普通管脚。
不需要VRP/VRN外接参考电阻的DCI输出接口电平标准有：
HSTL_I_DCI
HSTL_III_DCI
HSTL_I_DCI_18
HSTL_III_DCI_18
SSTL2_I_DCI
SSTL18_I_DCI
SSTL15_DCI
不需要VRP/VRN外接参考电阻的DCI输入接口电平标准有：
LVDCI_15
LVDCI_18
LVDCI_25
LVDCI_DV2_15
LVDCI_DV2_18
LVDCI_DV2_25