【Verilog TestBench教程】

作者：AllinToyou | 2024-06-02 05:39:59

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verilog testbench

Verilog TestBench教程

1. Verilog Testbench 的结构
2. 实例化待测模块（DUT）
3. 时间建模
4. Verilog 初始化模块/永久循环
5. Verilog 系统任务
6.实例分析
附录
- a.modelsim-objects窗口为空的解决办法
- b.modelsim仿真报错“error loading design”
参考文献

1. Verilog Testbench 的结构

TestBench文件中，包括了很多不可综合的Verilog代码，这些代码可以用于生成测试激励，并且用于检查待测模块是否满足了设计的要求。
Test Bench结构示意图
激励模块用于生成测试信号，输出检测模块用于检测输出结构是否与设计预期结构相同。对于复杂的TestBench，激励模块和输出检查模块可以放在其他的文件中，对于结构简单的TestBench可以将全部内容放到一个文件里。
为了能够直观观察仿真波形，我们可以利用Vivado等IDE提供的仿真工具，也可以利用开源工具icarus verilog和GTKwave进行仿真。此外还有在线工具

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