iserdese2接口详解_-02-Xilinx的SerDes接口介绍【Xilinx-LVDS读写功能实现】

因为摄像头输出的LVDS信号速率会达到600Mbps，我们将不能够通过FPGA的I/O接口直接去读取这么高速率的信号。因此，需要使用Xilinx FPGA内的SerDes去实现高速数据的串并转换。

熊猫君的文章“Zynq高速串行CMOS接口的设计与实现”，都已经说清楚了，大神~~

参考文档ug953，ug471，我们为了捕获OV7251摄像头LVDS的数据信号，将会使用的以下资源：

- IDELAYCTRL

- IDELAYE2

- ISERDESE2

- ODELAYE2 (用于模拟LVDS输出信号)

- OSERDESE2 (用于模拟LVDS输出信号)

- MMCME2_ADV

- BUFG, BUFR, BUFIO, IBUFG, IBUFDS, OBUFDS

1. IDELAYCTRL

因FPGA的电压偏置、制造过程、电压、温度的不同，可能会对整个芯片的时序造成一些小的影响。IDELAYCTRL可以通过一个较高频率的参考时钟REFCLK为IDELAY或ODELAY提供延时抽头，可选0~31。参考时钟的频率可选200MHz或者300MHz，它们的每个抽头的分辨率分别约是78ps和52ps。我们的LVDS输入为600Mbps，则选用200MHz需要21taps，300MHz需要32taps，所以最终选择200MHz为参考时钟。

使用时还需要注意需要对IDELAYCTRL进行LOC约束，实现工具将IDELAYCTRL实例自动复制到整个器件，甚至复制到未使用延迟单元的时钟区域中。这样做资源占用率较高，在每个时钟区域内都要使用一个全局 时钟资源，并