Verilog设计_时钟切换_verilog两个时钟怎么设计

几种不同的时钟切换设计。

目录

一、最直接切换

二、两个倍数关系时钟

三、两个时钟源为异步时钟

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前言：定义输入sel，clk1，clk0；sel为1时输出clk1，sel为0时输出clk0。给出几种不同的实现方法。

一、最直接切换

（1）最简单粗暴，但是也最不稳定，一行代码搞定：

assign outclk = (clk1 & select) | (~select & clk0);

这种方法可能会导致很多亚稳态问题，而且很有可能对在此时钟域下的电路造成不可预料的逻辑错误。切换动作从逻辑上没问题，但是用在设计中很不好。

二、两个倍数关系时钟

两个时钟会互相作用，比第一种要好，但是实用性较差，只能限定为同源时钟

    reg out1;
    reg out0;
 
    always @(negedge clk1 or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            out1 <= 0;
        end
        else begin
            out1 <= ~out0 & select;
        end
    end
 
    always @(negedge clk0 or negedge rst_n)begin
        if(rst_n == 1'b0)begin
            out0 <= 0;
        end
        else begin
            out0 <= ~select & ~out1;
        end
    end
 
    assign outclk = (out1 & clk1) | (out0 & clk0);

三、两个时钟源为异步时钟

实用性最好。上代码：

module clk_switch(
             input   clk0,clk1,
             input   rst_n,
             input   sel,
            output   out_clk
         );
 
         reg out_r1,out1;
         reg out_r0,out0;
 
         always@(posedge clk1 or negedge rst_n)begin
             if(!rst_n)begin
                 out_r1 <= 0;
             end
             else begin
                 out_r1 <= ~out0 & sel;
             end
         end
 
         always@(posedge clk1 or negedge rst_n)begin
             if(!rst_n)begin
                 out1 <= 0;
             end
             else begin
                 out1 <= out_r1;
             end
         end
 
         always@(posedge clk0 or negedge rst_n)begin
             if(!rst_n)begin
                 out_r0 <= 0;
             end
             else begin
                 out_r0 <= ~out1 & ~sel;
             end
         end
 
         always@(posedge clk0 or negedge rst_n)begin
             if(!rst_n)begin
                 out0 <= 0;
             end
             else begin
                 out0 <= out_r0;
             end
         end
 
         assign out_clk = (out1 & clk1) | (out0 & clk0);
 
endmodule

在切换过程中也相应做了缓冲，避免因为时钟域突然跳变产生错误。

其实说起时钟域切换，有一次我就在这上面遇到一些问题。

验证的过程中去验时钟域切换下的场景，当时我使用virtual sequence进行调度，首先在第一个时钟域，然后切换到下一个时钟域，两个不断交替来进行包的发送。当时的理解还不够深刻，结果就出现了神奇的事情，切换过程中总是会丢包。比如规定每次发送10个包，第一个时钟域下能正常发送10个，但是切换到第二个时钟域的时候就只能发送9个。我最开始以为是第二个时钟域下的发送逻辑出现了错误，结果试试再切换回第一个时钟后，这个时钟下也只能发送9个，同样丢包。其实最后找出来原因很简单，就是因为时钟域切换的过程没有做好，才导致了一系列错误。

测试波形：

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