实验1：全加器实验_串行加法器用多个全加器串联起来实现二进制加法运算

实验一  全加器实验

一、实验目的

1） 熟悉多思计算机组成原理网络虚拟实验系统的使用方法。

2） 掌握全加器的逻辑结构和电路实现方法。

二、实验要求

1） 做好实验预习，复习全加器的原理，掌握实验元器件的功能特性。

2） 按照实验内容与步骤的要求，独立思考，认真仔细地完成实验。

三、实验内容与步骤

1）运行虚拟实验系统，绘制一位全加器实验电路，电路截图如下所示：

图1 一位全加器虚拟实验电路

2）打开电源开关，按表1中的输入信号设置数据开关，根据显示在指示灯上的运算结果填写表1中的输出值。

表1 一位全加器真值表

3）关闭电源开关，增加元器件，实现一个2位串行进位并行加法器。用此加法器进行运算，根据运算结果填写好表2。

表2 2位串行进位并行加法器功能验证

四、实验总结

全加器实验是计算机组成原理中的基础实验，通过设计和实现全加器电路，我们深入理解了数字电路中的加法运算原理。这个实验不仅帮助我们加深了对计算机组成原理的理论知识的理解，还培养了我们的动手能力和实验技能。通过实验，我们学会了电路设计、搭建和验证的基本方法，为后续的数字电路实验和计算机系统设计打下了坚实的基础。

五、思考与分析

1.串行进位并行加法器的主要缺点是什么？有改进的方法吗？

串行进位并行加法器各位之和的产生时间不同，其运行时间应以最高位的和及进位信号产生的时间来计算，当操作数的位数越多时，延迟时间也就越长，运算速度就越慢。改进方法是采用并行进位的先行进位加法器。

2. 能使用全加器构造出补码加法/减法器吗？

    都可以

3.以下关于全加器说法错误是？（A）

A、串行加法器用多个全加器串联起来实现二进制加法运算。

B、全加器是用来完成全加运算的逻辑部件，所谓全加运算是指两个一位二进制数考虑低位进位的加法运算。

C、由门电路构成的全加器具有延迟的特性，并且这个延迟时间将影响整个全加器的运算速度。

D、用异或门和与非门也可以实现全加器电路。