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吾爱IC社区一周岁了，mark下_吾爱ic社区内部资料库
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吾爱IC社区一周岁了，mark下！（免费送书！）
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转眼间，小编的公众号已经一岁了。对的，就是去年的今天，小编发布了第一篇原创技术文章。截止至今天，总共发布78 篇原创技术分享类文章，主要内容涉及数字后端 Floorplan，Powerplan,Placement，时钟树综合 CTS，Route，ECO，静态时序分析 STA，物理验证 PV 等内容。
在这个特殊的日子里，怎么也得搞个小活动，感谢各位老铁们一年以来的陪伴和支持。来吧，看好下面两个活动。
活动 1： 星球门票从原来的208 元临时调整为 168 元，限五个名额。
活动 2： 转发本文到朋友圈，集赞排名前五名，均赠送纸质版**《Low Power Flow -Physical Implementation (Back End)》**一本，包邮！
活动说完了，下面进入本周的内容分享。
经常有粉丝问，有没有什么好的数字 IC 后端培训资料? 我经常给出的答案都是，好好看小编公众号的所有技术经验分享，认真研究，彻底搞明白了，整个数字 IC 后端基本上你就都搞清楚了，也不必去报什么培训班了，更不用到处找学习资料。
小编曾经不止一次说过，整个数字 IC 后端最难的应该说是时钟树综合。如果再复杂的时钟结构设计，你都能够轻松快速得到一个高质量的时钟树，那么对你来说，数字 IC 后端的工作就是 so easy。然而实际情况是大部分数字 IC 后端工程师仍然停留在跑 flow，按部就班设置参数来做时钟树综合，甚至不懂如何去 debug 时钟树质量。
今天小编将分享星球上某星友就时钟树综合提问的一个问题。希望大家能够借此问题，自我考核，自我肯定，自我反省。
“关于时钟树综合 cts 这块，面试官会感兴趣哪些方面的问题”
这个问题的答案其实在公众号的历史推文或者星球上的问答，都分享过了，只是答案可能分散在好几篇文章中而已。那么，针对这个问题，小编先以面试官的身份，抛砖引玉，列举一系列时钟树综合相关的问题。
为何要做时钟树综合？时钟树综合的目的是什么？
clock tree 的衡量标准有哪些？
做 clock tree 前要做哪些准备工作？要怎么分析时钟结构？
如何写时钟树综合约束文件 constraint？
时钟的同步异步关系，如何定义同步异步的关系？
如何获知同步异步关系？
如何判断时钟树长的是否合理？如果不合理要怎么处理？ 如果发现某个时钟的 clock tree 特别的长，请问可能原因有哪些？
如何 debug 时钟树？一般 debug 时要从哪几方面着手？
如果时钟路径上的一个 mux，一个输入是时钟路径，另外一个输入是 data path，那么在做时钟树综合时，可能出现什么问题？是否需要做特殊处理？
如何对时钟树进行 eco，有什么注意事项？
如何把 tree 做短？
create_clock 和 create_generated_clock 如何长 tree?
如何做 data inter-balance? 如何做 clock 的 inter-balance?
典型的时钟 mux 切换电路，如何写 cts constraint?
**小编知识星球简介 **：
在这里，目前已经规划并正着手做的事情：
-
ICC/ICC2 lab 的编写
-
基于 ARM CPU 的后端实现流程
-
利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现
-
基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程
-
时钟树结构分析
-
低功耗设计实现
-
定期将项目中碰到的问题以案例的形式做技术分享
在这里，各位可以就公众号推文的内容或者实际项目中遇到的难题提问，小编会在 24 小时内给予解答（也可以发表你对数字后端设计实现中某个知识点的看法，项目中遇到的难点，困惑或者职业发展规划等）。
反正它是一个缩减版的论坛，增强了大家的互动性。更为重要的是，微信有知识星球的小程序入口。星球二维码如下，可以扫描或者长按识别二维码进入。目前已经有115位星球成员，感谢这 115 位童鞋的支持！欢迎各位铁杆粉丝加入！终极目标是打造实现本知识星球全员年薪百万的宏伟目标。（星球的门票即将调整到 228 元 / 年，有需求的朋友趁早上车，**目前价格已经提高至 208 元 / 年，折算每天需要六毛钱 **）
史上最全的数字 IC 后端培训视频链接：
2019 年数字 IC 后端校招笔试题目（附数字后端培训视频教程）
年度经典文章归类（2018.02.27–2019.02.27）
Import design
数字 IC 后端设计实现流程之 initial design
Floorplan&Powerplan
【机密】从此没有难做的 floorplan(数字后端设计实现 floorplan 篇)
数字 IC 后端设计实现 floorplan 及 powerplan 规划
Placement
想要彻底掌握 placement 各种技巧，这个一定可以如你所愿！
Scan chain reordering 怎么用你知道吗？
数字后端实现时 congestion 比较严重，你 hold 得住吗？
Clock Tree Synthesis
深度解析 Create_clock 与 Create_generated_clock 的区别
clock jitter 是否对 hold time 有影响？（文末有福利）
为什么时钟树上要用 clock inverter(min pulse width check)
合理的时钟结构能够加速 Timing 收敛（时钟树综合中级篇）
秒杀数字后端实现中 clock gating 使能端 setup violation 问题
数字后端实现时 congestion 比较严重，你 hold 得住吗？
时钟树综合（clock tree synthesis）基础篇
项目后期踩到这些坑，原来可以这么简单处理！（数字后端实现救火篇）
Route
如何用工具自动修复数字 IC 后端设计实现绕线后的 Physical DRC?
教你轻松玩转天线效应 (Process Antenna Effect)
项目后期踩到这些坑，原来可以这么简单处理！（数字后端实现救火篇）
ECO
听说 Latch 可以高效修 hold 违例（Timing borrowing 及其应用）
项目后期踩到这些坑，原来可以这么简单处理！（数字后端实现救火篇）
Timing
深度解析 Create_clock 与 Create_generated_clock 的区别
PBA（Path Base Analysis）想说爱你不容易（静态时序分析基础篇）
【惊呆了！】你居然还在用 flatten 方式进行 timing signoff
听说 Latch 可以高效修 hold 违例（Timing borrowing 及其应用）
教你轻松调 DCT 和 ICC 之间 Timing 与 Congestion 的一致性
深入浅出讲透 set_multicycle_path，从此彻底掌握它
Low Power
数字 IC 后端设计实现中 Magnment placement 详细用法
低功耗设计实现中 secondary power pin 的连接方法汇总
秒杀数字后端实现中 clock gating 使能端 setup violation 问题
Physical Verification
教你轻松玩转天线效应 (Process Antenna Effect)
IR Drop Analysis
数字 IC 设计后端实现前期预防 IR Drop 的方法汇总
经典数字后端面试问答
2019 年数字 IC 后端校招笔试题目（附数字后端培训视频教程）
温度反转效应（文末附 2018 数字 IC 后端最新校招笔试题目）
行业动态 & 福利
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