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Modelsim 使用教程（2）——Basic Simulation_modelsim -novopt

作者：你好赵伟 | 2024-03-28 19:20:09

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modelsim -novopt

一、概述

在本文中，我们将介绍Modelsim基本的仿真流程，包括有：

Create the Working Design Library（创建工具库）
Compile the Design Units（编译设计单元）
Optimize the Design（优化设计）
Load the Design（加载设计）
Run the Simulation（运行仿真）

二、设计文件及tb

首先给出本文中用到的设计文件及tb。

2.1 设计文件 counter.v


// Copyright 1991-2014 Mentor Graphics Corporation
//
// All Rights Reserved.
//
// THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF 
// MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS.
//   
 
`timescale 1ns / 1ns
module counter (count, clk, reset);
output [7:0] count;
input clk, reset;
 
reg [7:0] count;
parameter tpd_reset_to_count = 3;
parameter tpd_clk_to_count   = 2;
 
function [7:0] increment;
input [7:0] val;
reg [3:0] i;
reg carry;
  begin
    increment = val;
    carry = 1'b1;
    /* 
     * Exit this loop when carry == zero, OR all bits processed 
     */ 
    for (i = 4'b0; ((carry == 4'b1) && (i <= 7));  i = i+ 4'b1)
       begin
         increment[i] = val[i] ^ carry;
         carry = val[i] & carry;
       end
  end       
endfunction
 
always @ (posedge clk or posedge reset)
  if (reset)
     count = #tpd_reset_to_count 8'h00;
  else
     count <= #tpd_clk_to_count increment(count);
/***************************************************************** 
Use the following block to make the design synthesizable.
always @ (posedge clk or posedge reset)
  if (reset)
     count = 8'h00;
  else
     count <= count + 8'h01;
******************************************************************/
endmodule

2.2 仿真文件 tcounter.v


//
// Copyright 1991-2014 Mentor Graphics Corporation
//
// All Rights Reserved.
//
// THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF 
// MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS.
//   
 
`timescale 1ns / 1ns
module test_counter;
 
reg clk, reset;
wire [7:0] count;
 
counter dut (count, clk, reset);
 
initial // Clock generator
  begin
    clk = 0;
    forever #10 clk = !clk;
  end
  
initial	// Test stimulus
  begin
    reset = 0;
    #5 reset = 1;
    #4 reset = 0;
  end
  
initial
    $monitor($stime,, reset,, clk,,, count); 
    
endmodule

三、操作流程

3.1 Create the Working Design Library（创建工具库）

在开始设计仿真之前，必须首先创建一个库，并将源代码编译到该库中。

1、创建一个新的目录，并将设计文件复制到其中。

2、打开modelsim，点击File -> Change Directory,把目录改成我们之前刚刚创建的新文件夹。

3、创建工作库

（1）选择File -> New -> Library

（2）点击OK

ModelSim创建一个名为work的目录，并将一个名为_info的特殊格式文件写入该目录。_info文件必须保留在目录中，以区分它作为ModelSim库。不要在操作系统中编辑文件夹内容；所有更改都应在ModelSim中进行。

ModelSim还将库添加到库窗口，并将库映射记录在ModelSim初始化文件（modelsim.ini）中以供将来参考。

此时在Transcript界面应该打印有如下内容：

这两行是你所做的菜单选择的命令行。许多命令行等价物将以这种方式响应它们的菜单驱动功能。

3.2 Compile the Design Units（编译设计单元）

在创建了工作库后，你就可以编译源文件了。你可以使用图形界面的菜单和对话框来编译源文件，如下面的Verilog示例中所述，或者通过在ModelSim>prompt下输入一个命令。

1、编译 counter.v 和 tcounter.v

（1）选择 Compile > Compile ,这会打开编译源文件对话框。

如果“编译”菜单选项不可用，则你可能已经打开了一个项目。如果是，通过使库窗口活动，并从菜单中选择File > Close来关闭项目。

（2）从编译源文件对话框中选择到 counter.v 和 tcounter.v 文件，分别点击Complie，完成后点击done。这些文件就会被编译到库中。

2、查看编译好的设计单元

（1）在“library”窗口中，单击work库旁边的“+”图标，您将看到两个设计单元，您还可以看到它们的类型（模块、实体等）。以及到底层源文件的路径。

3.3 Optimize the Design（优化设计）

优化你的仿真设计会加快这个过程。

1、使用 vopt 命令优化设计，使所有设计单位完全可见。

在 Transcript 窗口中的 ModelSim>prompt 下输入以下命令：

vopt +acc test_counter -o testcounter_opt

+acc为调试提供了对设计的可见性。

-o允许你指定优化后的设计文件（testcounter_opt）的名称。

（使用vopt命令时，必须为优化的设计文件提供名称。）

3.4 Load the Design（加载设计）

现在我们就可以把设计加载进仿真中了

1、把tb_module模块加载到仿真中

通过vsim指令，使用优化后的设计名称（testcounter_opt）来加载设计

vsim testcounter_opt

当设计被加载时，就会打开一个结构窗口（标记为sim）。此窗口显示了设计的层次结构，如下图所示：

2、打开 Objects 和 Process 窗口

（1）选择 View > Objects，同样的方式打开View > Process

Objects窗口显示了在结构（sim）窗口中选定的当前区域中的数据对象的名称和当前值。数据对象包括信号、线网、寄存器、常量和变量、泛型、参数和SystemC模块的成员数据变量。

Process窗口提供了4种观测模式：动态，在区域、设计和分层中（Active, In Region, Design, and Hierarchical）来观测HDL或者SystemC过程。设计视图模式是用于ESL（电子系统级）设计的主要导航，其中流程是最要考虑的因素。默认情况下，此窗口将显示仿真的动态进程（active模式）。