Altera DDR3调试记录

Altera DDR3调试记录
【2021-3-6】

1. 生成DDR_IP
   
   
   
   
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2. 使用example_design搭建仿真环境
   读readme.txt
   \coregen\ddr3_ip\ddr_ip_example_design\simulation\README.txt
   
   
   例化ddr3_ip core时，下面几个接口容易忘记改。
   
   msim_setup.tcl 从code\coregen\ddr3_ip_sim\mentor中复制过来，我一般复制到code\sim中
   run.do 从code\coregen\ddr3_ip_example_design\simulation\verilog\mentor中复制过来
   
   msim_setup.tcl中更改位置
   
   
   do文件中加上波形。
   

   1.重新打开modelsim(必须！！！)
   2.不需要建立文件，直接file—>change directory 进到sim路径下
   3.运行run.do
   
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3. 操作DDR3
   
   Avl_size 就是本次突发的个数，当前为一次突发16个
   Avl_be为掩码，全f为所有的都不掩码
   Avl_burstbegin 不管写请求还是读请求都只在他们的第一拍拉高。当然读请求只有一拍
   
   xxx的avl_bridge
   在1280x720的这种情况下，一次性写640个地址。连续写，连续发640长度的写请求
   
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4. 写debussy文件 .fsdb
   进sim文件，直接do run.do
   然后 vsim -t ps -L work -L work_lib -L rst_controller -L p2b_adapter -L b2p_adapter -L transacto -L p2b -L b2p -L fifo -L timing_adt -L jtag_phy_embedded_in_jtag_master -L s0_seq_debug_translator -L dmaster_master_translator -L dll0 -L oct0 -L c0 -L dmaster -L s0 -L p0 -L pll0 -L ddr_ip -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cyclonev_ver -L cyclonev_hssi_ver -L cyclonev_pcie_hip_ver $TOP_LEVEL_NAME
   
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