紫光同创PDS编译时间长短的问题_pds编译卡在place&route

        相信许多小伙伴们在使用FPGA的时候会有点无语的就是它下载程序的编译比特流的时候，说实话真的很煎熬，要花好久的时间，工程量比较小的时候没啥感觉，要是代码和工程量一大，真的煎熬死，编译好久为什么一直卡在百分之几几还没有编译好。

2.影响编译时间长短的因素：

        其实FPGA编译程序的大致步骤和STM32啥的原理是一样的，32快的原因主要是其为C语言编译，在编译的时候检查它的语法和其他的一些。而FPGA（以紫光同创的PDS软件为例）不仅要检查Verilog语法（compile），还要约束时钟和引脚（synthesize），还有映射（Device Map）在FPGA上找到相应的逻辑资源，然后进行连接（place&route），最后生成比特流文件。由于步骤较多，所以编译的时间就是很正常的。而工程有的编译时间长短的问题主要是因为工程警告啥的太多了（因为我当时在compile卡了好久，最后点开一看有8万个警告）。不像32啥的只要没报错没有太大的影响。，或者代码比较复杂，在映射和连接的时候要花点时间。

3.解决办法：

        按照警告上的一个个去解决，从而减少错误，但最好的办法就是把基础知识打牢，在编程的时候养成良好的习惯。从而可以大大的减少时间成本。

（以上为自己的经验和想法，若有解释不当或者错误的可以指正批评）