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Xilinx FPGA的GT意思是Gigabyte Transceiver。通常称呼为Serdes、高速收发器。GT在xilinx不同系列有着不同的产品,从7系列到UltraScale系列分别有GTP、GTX、GTZ、GTH、GTY和GTM。不同GT整体结构上类似,为了支持越来越高的line rate,在细节上有着不同的差异
本文参考@小飞侠学FPGA
两个ic上都应用一个公共时钟,用于数据传输和接收,各种延误在速率低的情况下还可以忽略,因为延误相对于有效信号来说非常小。但随着速率的提高,延误的影响越来越大,甚至导致系统上的错误。
随之而来的解决方法是,不依靠系统时钟,发送方在发生数据的时候,也发送一个同步的时钟。这样可以消除部分延迟,同时由于两根线是从同一个地方发出,传输距离等也很容易做的一致,所以有些延迟也可以抵消
不过,源同步设计导致时钟域数量的显著增加。这引入了时序约束和分析的复杂性,如现场可编程设备具有有限时钟缓冲的门阵列(FPGA),以及必须定制设计每个时钟树的专用集成电路(ASIC)。这个问题在大型并行总线上更加严重,因为电路板设计的限制常常迫使每个数据总线使用多个转发时钟。因此,32位总线可能需要4个,甚至8个转发时钟。
还有一种自同步的模式。它一数据线带着时钟奔向你,相对自同步来说,它不需要那么多的时钟线了,随之而来的时钟复制也不需要。但比特率变动时需要额外的手段来纠正。如果数据包含相当多的连续零或连续一,那么可能出现失同步的情况。此外,在传输中,噪声或者干扰可能会导致误码。
因为GTX的协议会非常复杂,这篇文章的目的是快速掌握如何使用IP核
这里有一点像RGMII,在FPGA侧是单边沿传输,先把从PHY芯片接收到的双边沿的RGMII信号转为单边沿的GMII信号,也就是说FPGA要对以太网的数据进行处理的话先把来自PHY芯片的双边沿信号转化为单边沿的信号。
配置IP核->生成相应的例程->更改部分程序满足自己的需求~
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