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FPGA：IP核（时钟IP）_clock lock
作者：在线问答5 | 2024-08-13 00:35:23
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clock lock
**时钟IP核：**MMCM和PLL。
生成系统需要的多个时钟频率及相位。他们都可以作为一个频率合成器，用于宽范围的频率和输入时钟的抖动过滤器。MMCM是PLL的升级。
lock由低电平变为高电平时说明输出的始终稳定。
输入信号可以是我们核心板50MHZ的晶振。在VIVADO中是通过一个时钟向导的方式对输出的时钟进行配置。输出的信号可以调节频率，占空比以及相位。
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