FPGA设计入门_specify programming hardware setup

实验一 1位全加器——原理图VHDL设计同步

实验目的：通过1位全加器的详细设计，掌握原理图输入以及Verilog的两种设计方法，软件基于quartusII 13.0版本，开发板基于Intel DE2-115
1位全加器可以用两个半加器及一个或门连接而成，因此需要先完成半加器的设计，下面将给出使用原理图的方法进行底层元件设计和层次设计的主要步骤。

新建工程

①点击File-New Project Wizard…

②在跳出来的界面点击next
③将本次实验的文件名取名为adder，选择文件所在位置然后点击next
④点击next

⑤选择目标芯片，cycloneIVE系列的EP4CE115F29C75,如图所示

⑥直接next之后达到完成界面，这里会看到关于整个工程的一些信息，核对一下是否正确，然后点击next，此时界面上会出现顶层文件名和项目名：

新建原理图文件

原理图编辑输入流程如下：
①新建原理图文件，打开QuartusII，选菜单File-New