2021年秋招面经分享·华为【海思·芯片与器件工程师】_海思面试经验分享

前言

        如果想参考本人的背景情况可见这篇概述


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【时间线】

• 7.21 华为专业测试（1小时）
• 7.22 华为性格测试（1.5小时）
• 7.30 华为一面 + 二面
• 8.9 华为三面

  华为的面试时间相比起乐鑫确实紧凑了不少——一二面是一天内解决，但是感觉今年华为面试比往年水了不少——听说只要不是几乎什么都不会就不会被挂（就算代码没写出来也不会挂），所以感觉今年华为（尤其海思）的池子非常深……
  另外华为的审批流程是出了名的又慢又长，听HR的意思，感觉今年的意向书（如果太晚甚至可能直接跳过意向书环节直接发offer）的发放时间可能在9月中下旬，并且按批发放。不过谁知道会不会到时候变成十月发呢……（手动狗头）

PS：红字表示我当时没答出来的问题，蓝字表示面试官/我的解答。

面试分享

1. 专业测试 + 性格测试

  今年春天投过华为实习的铁子们就不需要重新做这俩笔试了。听我投过实习的铁子们说，华为的专业测试是典型的“想让你过”，但是轮到今年秋招时，我发现内容好像没有那么“想让你过”……
  听说华为的性格测试比较挑人，我认识的不少同学在投实习的时候做过两次性格测试（可能是因为第一次性格测试挂了），还没做过华为性格测试的铁子们可以先参考这篇文章，让自己心里有个底：https://zhuanlan.zhihu.com/p/43850897。

PS：大家一定要好好做这俩笔试，因为华为笔试成绩包年，如果挂了今年就没机会冲正式批了！！！

2. 一面·技术面【1小时5分钟】

  介于我是华为提前批第二个被面试的人（提前批第一天的第二个时间段）……所以真的慌得一批啊！不过面完之后发现好像和我想得有点不一样……另外面试官感觉没睡醒hhhhh，可能是因为大早上吧。

1. 也没让我自我介绍，上来就问我毕设课题，让我描述一下原理、痛点、以后写论文的创新点；（20分钟）
2. 最近最有成就感的项目，并且为什么有成就感；（10~15分钟）
3. 提问环节 （10分钟）
   a）我的意向部门下两个组之间的项目重复多吗？   -说实话不多，但是都是按照阶段性任务的方式推进项目进度。
4. 出了道开放性题：从各个角度分析项目中优化面积的方法（15分钟+10分钟）   -整个一开放性问答题，具体答案忘记写了有啥了，但是我一开始只写了一些代码级的优化方法，在面试官的引导下把格局打开了一些——想出了一些项目制定阶段就可以优化的方法（比如如果甲方对这个功能没有需求，就可以不去设计，从而节省资源）
   PS：听说在我前面面试的那个倒霉孩子是撕的异步fifo

3. 二面·技术面【30分钟】

  二面不能说是有点突然，只能说是毫无预兆，我都准备去吃饭了结果一个通知电话叫我开始面试QAQ，后来问了面试官什么情况，他说因为我前面的人日程有变，所以直接把我提前了，不过他说我这个属于少数情况。

1. 自我介绍（2~3分钟）
2. 问我其中一个项目的设计流程，遇到困难怎么解决的、查论文是在哪查的、项目痛点；(10~15分钟）
3. 问我项目工作量/代码量，也是为了证明我的工作量，我进行了部分代码的展示；（1~2分钟）
4. 出了道题（10分钟）：面试官要求不要漏题，我这边就描述一种类似情况：多bit跨时钟域时，如果是慢到快的跨时钟域（CDC），且多bit数据信号伴随有vaild信号，是按照时序逻辑切换其值并且vaild是脉冲类信号。现在我们依据vaild信号来采样数据信号，这样做可能会出现什么问题，该怎么解决？（源时钟和目的时钟的有效采样边沿都是上升沿/下降沿），要求把答案写下来（他那边要拍照备份），并且描述思路   -具体答案/思路见下面“PS”
5. 提问环节（1分钟）
   a）问了如果还有后面的面试的话，下一面大概啥时候，不会还是今天吧   -不清楚，但是应该不是今天

PS：
  可能会出现问题。当前这个题感觉用的是DMUX做的多bit跨时钟域处理，其本质就是将vaild信号先做打2拍处理，然后取第二拍对应上升沿作为DMUX的sel信号，sel有效后，就会导通源时钟域的多Bit数据信号进入目的时钟域，被目的时钟域直接采样。
  但是当目的时钟域（快时钟域）的时钟频率是源时钟域（慢时钟域）的好几倍（甚至是几百倍），vaild信号在快时钟域打完几拍的时间相对于慢时钟域是非常短暂的，此时慢时钟域中的多bit数据信号可能还处于冒险中间态，则此时选通进入快时钟域的数据就是“毛刺”。
  面试时我的答案是：以两个时钟域的有效采样沿都是上升沿为例，在vaild在快时钟域打完2拍时后先不忙拉高sel，此时应先等慢时钟域的下降沿到来——此时的多Bit数据一定是稳定的，等到后我们再拉高sel选通数据信号。
  不过后来发现一般工程上的解决办法是这样：我们靠时序约束，在一开始就保证源时钟域的vaild拉高时data信号一定是稳定的，这个对应的约束可以依靠“set_data_check”来完成。

  当然如果铁子们还有更好的方法，欢迎评论区补充！

4. 三面·主管面【40分钟】

  巨巨非常随和，说话轻声轻气，面试体验很不错！

1. 自我介绍
2. 籍贯/老家是哪的
3. 你觉得父母对你的影响有哪些？
4. 你觉得最具有挑战性的项目讲讲呢？
5. 项目中遇到了哪些难点？是怎么解决的？
6. 你对SOC是怎么理解的？
7. 学习东西的时候有哪些习惯？
8. 人生遇到的最大的挫折？
9. 其他很多都是闲聊，具体的问题忘了

5. 面试结果

  9月27号收到意向书，听接口人说我是今年成研所海思开的第一波，而且总共就没开几个人。
  10月18日现场洽谈，讽刺的是offer上显示部门申报是15级，但是审批结果是14级，听洽谈HR的意思，我这个是14a，但是钱有点少+手上有ptg的意向书，所以拒了。当天现场洽谈的都是第一波被开的，但是就算是这样第一波里面也很少有15级的。看来今年海思15级夭折严重啊。
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