quartus时序分析

时序分析一定是基于特定器件，这个器件要具体到一定型号的特定速度等级。
时序分析一定是基于逻辑设计经过布局布线后形成的网表。
一、
本次设计讨论基于芯片EP4CGX150FDF31C8最高频率是多少。
二、Timing Analyer报告

clocks：1000Mhz（这个是软件报告设计中的时钟信号的约束频率）：因为用户没有对时序加约束，软件会自动对时钟加入最大的可能约束。
Slow 1200mV 85C Model：芯片内核供电电压1200mV,工作温度85度情况下的慢速传输模型。
Slow 1200mV 0C Model：芯片内核供电电压1200mV，工作0度情况下的慢速传输模型。
Fast 1200mV 0C Modell：芯片内核供电电压1200mV，工作温度0度下快速传输模型。
我们选择第一个，在Fmax Summary下可以看到，这个设计模型的最大时钟频率为100.23MHz
软件计算最高时钟频率的时候是根据最坏路径的建立时间余量来计算的。
从 Worst-Case Timing Paths可以看到最坏路径的延时。

三、添加时序约束
Tools->TimeQuest TinmingAnalyzer软件打开
1，创建网表 Create timing netlist
2，读取SDC文件 Read SDC File
3，可以看报告，可以加入加约束
report clocks：可以看时钟报告
创建时钟约束：在CONSTRAINS->Create clocks
可以修改clocks的时钟频率 edit clock

之后，生成SDC文件。双击write SDC。

四、使用TimeQuest查看具体路径信息
选中一条路径，右击，点击report timing。点击确定就可以看到更详细的分析，waveform可以看见时钟图。