Verilog_组合逻辑对reg赋值

作者：我家小花儿 | 2024-07-03 20:56:13

踩

组合逻辑对reg赋值

组合逻辑用 assign语句写。

过程赋值语句：常用于对reg型变量进行赋值。

1、非阻塞赋值：

一条非阻塞赋值语句的执行是不会阻塞下一条语句的执行，也就是说在本条非阻塞赋值语句执行完毕前，下一条语句也可开始执行。

★非阻塞赋值语句在过程块结束时才完成赋值操作。在一个过程块内的多个非阻塞赋值语句是并行执行的。

★赋值符号＜＝（边沿触发，用always，用＜＝，可以让综合工具用寄存器实现逻辑）

★例：b＜＝a

2、阻塞赋值

★该语句结束时就完成赋值操作，前面的语句没有完成前，后面的语句是不能执行的。在一个过程块内多个阻

声明：本文内容由网友自发贡献，不代表【wpsshop博客】立场，版权归原作者所有，本站不承担相应法律责任。如您发现有侵权的内容，请联系我们。转载请注明出处：https://www.wpsshop.cn/w/我家小花儿/article/detail/784495