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双击Vivado 2018.3
点击“Create Project”
工程创建完成后,就进入了 Vivado 的工程主界面,如下图所示:
下面介绍 Vivado 工程主界面中的几个主要子窗口:
Flow Navigator 提供对命令和工具的访问,其包含从设计输入到生成比特流的整个过程。 在点击了相应的命令时,整个 Vivado 工程主界面的各个子窗口可能会作出相应的更改。
在弹出的页面中添加或者创建一个文件。如果事先有编写好的代码,可以点击“Add Files”按 钮来添加文件;如果没有,则点击“Create File”创建一个新的设计文件:
接下来会弹出一个定义模块的页面,用于设置源文件的模块名称和端口列表,Vivado 会根据在此窗口中的设置,自动地在 HDL 源文件中写入相应的 verilog 语句。我们会手动输入代码,所以这里不作任何设置,直接点击“OK”按钮即可:
这时工程主界面的“Sources”窗口中就出现了我们刚刚创建的源文件:
- module led_twinkle(
- input sys_clk , //系统时钟
- input sys_rst_n, //系统复位,低电平有效
-
- output [1:0] led //LED 灯
- );
-
- //reg define
- reg [25:0] cnt ;
-
- //*****************************************************
- //** main code
- //*****************************************************
-
- //对计数器的值进行判断,以输出 LED 的状态
- assign led = (cnt < 26'd2500_0000) ? 2'b01 : 2'b10 ;
- //计数器在 0~5000_000 之间进行计数
- always @ (posedge sys_clk or negedge sys_rst_n) begin
- if(!sys_rst_n)
- cnt <= 26'd0;
- else if(cnt < 26'd5000_0000)
- cnt <= cnt + 1'b1;
- else
- cnt <= 26'd0;
- end
- endmodule

代码编写完成后,软件中显示的界面如下图所示。
此时,我们也可以进行 I/O 引脚分配,在右上角的窗口布局(Layout)选择器中选择“I/O Planing”:
在下方的“I/O Ports”窗口中,就可以进行 IO 的分配了。这里我们暂时不分配,先对设计进行综合, 综合之后再统一输入时序约束和 IO 引脚的物理约束。
关闭分析后的界面:
可在“Design Runs”窗口中查看到正在综合。
综合完成后,弹出如下窗口:
关闭该窗口。接下来进行约束的输入。
首先创建一个约束文件。点击“Sources”窗口中的“+”号,在弹出的窗口选择“Add or create constraints”,点击“NEXT”按钮,如下图所示:
在接下来的界面中点击“Create File”创建一个新的约束文件,如下图所示:
接下来点击“Finish”按钮,完成约束文件的创建:
这时我们就可以在“Sources”窗口中看到添加的这个约束文件了,如下图所示:
Vivado 的约束文件是以“.xdc”为后缀的文本文件,其中存储的是一条条的 xdc 约束命令。
#IO 管脚约束set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk]set_property -dict {PACKAGE_PIN N16 IOSTANDARD LVCMOS33} [get_ports sys_rst_n]set_property -dict {PACKAGE_PIN H15 IOSTANDARD LVCMOS33} [get_ports {led[0]}]set_property -dict {PACKAGE_PIN L15 IOSTANDARD LVCMOS33} [get_ports {led[1]}]
#时钟周期约束create_clock -name clk -period 20 [get_ports sys_clk ]
对时钟的约束最简单的理解就是,设计者需要告诉 EDA 工具设计中所使用的时钟的频率是多少;然后工具才能按照所要求的时钟频率去优化布局布线,使设计能够在要求的时钟频率下正常工作。本次实验sys_clk 的时钟频率为 50MHz,周期为 20ns,在做约束时可以等于这个值或者略低于这个值,不建议周期设置的太小,否则软件在布局布线时很难满足这个要求。
其实对于比较简单的设计,可以不对工程做时序约束,即使不进行时序约束,也不影响最终的功能。而当设计变得复杂起来,或者输入的时钟频率比较高的时候,如果不添加时序约束,那么就有可能在验证设计结果的时候出现一些意料之外的情况。由于本次实验较为简单,这里只对工程对 IO 管脚约束,不进行时序约束,led_twinkle.xdc 文件输入 IO 管脚约束语句后,点击“保存”的图标或者按下键盘的 “Ctrl+S”进行保存。输入 IO 管脚约束语句后如下图所示:
点击 Text Editor 中的保存按钮后,就完成了约束的输入。
比特流生成完毕之后,Vivado 会弹出提示窗口,我们点击取消关闭该窗口:
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